「Bit-lines」に関連した英語例文の一覧と使い方(28ページ目) - Weblio英語例文検索

The memory cells are cross coupled, and each output includes a pair of inverters connected to a path that leads to each of the bit lines and a power switch installed in the path from the power supply potential to the ground potential via each inverter, and column lines arranged corresponding to the columns of the memory cells and selectively activated depending on the results of selecting the column.例文帳に追加

メモリセルは、クロスカップル接続され、各々の出力がビットラインの各々に至る経路に接続される一対のインバータと、各々のインバータを介して、電源電位から接地電位に至る経路に設けられる電源スイッチと、を含む。 - 特許庁

To provide a semiconductor memory device wherein when two word lines are activated at the same cycle for refreshing, the two word lines corresponding to the same bit line are not simultaneously activated even when the range of replacing a defective word line is not limited.例文帳に追加

同一周期にて２本のワードラインを活性化させてリフレッシュを行う際、不良ワードラインを置換する範囲を制限せずとも、同一ビットラインに対応するワードラインを２本同時に活性化させない半導体記憶装置を提供する。 - 特許庁

Thus, when the signal lines for transmitting the data are arrayed similarly to the bit array of D4-D0, in the case that the respective signal lines are disconnected or short- circuited the start mark 31 and the end mark 35 can not be normally received on the sub substrate.例文帳に追加

よって、かかるデータを送信する信号線がＤ４〜Ｄ０のビット配列と同様に配列されていれば、各信号線に断線や短絡がある場合、サブ基板ではスタートマーク３１及びエンドマーク３５を正常に受信することができない。 - 特許庁

To provide a nonvolatile memory capable of stably detecting current of a memory cell of readout object in the nonvolatile memory adopting a diode as a selection element of the memory cells which are laminated so as to share word lines and bit lines.例文帳に追加

ワード線とビット線を共有するようにして積層化されたメモリセルの選択素子としてダイオードを採用する不揮発性メモリにおいて、読み出し対象のメモリセルの電流を安定的に検出することを可能とする不揮発性メモリを提供する。 - 特許庁

This method writes the same data in all or some of the memory cells in the memory cell array by applying the predetermined row voltage to the word lines WL0-3, and the predetermined column voltage to the bit lines BL0-3, respectively at the same time.例文帳に追加

複数のワード線ＷＬ０〜３に所定の行電圧を、複数のビット線ＢＬ０〜３に所定の列電圧を、夫々同時に印加することにより、メモリセルアレイ中の全てまたは一部の複数メモリセルに対して同じデータを同時に書き込む。 - 特許庁

A memory cell array 1 has a plurality of memory cells that stores a plurality of bits in one memory cell by a difference in threshold voltage and is constituted by arranging the memory cells in matrix by word lines in row direction and bit lines in line direction.例文帳に追加

メモリセルアレイ１は、閾値電圧の差により１つのメモリセルに複数ビットを記憶することが可能な複数のメモリセルを持ち、前記メモリセルが行方向のワード線と列方向のビット線によりマトリクス状に配置されることで構成される。 - 特許庁

Complementary read signals Bi, the inverse of Bi applied to a pair of bit lines 11, 21 are compared with complementary address signals Ai, the inverse of Ai by a comparing part 101, complementary detection signals to be detected results are outputted to output lines 151, 161.例文帳に追加

ビット線対１_ｉ，２_ｉに与えられた相補的な読出信号Ｂｉ，／Ｂｉは、比較部１０_ｉにおいて相補的なアドレス信号Ａｉ，／Ａｉと比較され、比較結果の相補的な検出信号が出力線１５_ｉ，１６_ｉに出力される。 - 特許庁

At an erasure verify time after the erasure operation, the row select circuit 3 applies 3 V to selected predetermined word lines WL and, the column select circuit 4 applies 1 V to the source side of the selected predetermined bit lines BL and 0 V to the drain side.例文帳に追加

この消去動作後の消去ベリファイ時に、行選択回路３は、選択された所定のワード線ＷＬに３Ｖ印加し、列選択回路４は、選択された所定のビット線ＢＬのソース側に１Ｖ、ドレイン側に０Ｖを印加する。 - 特許庁

A memory cell array comprises a plurality of pairs of bit lines BL1, ... and control lines CL1, ... formed parallel to a channel on a substrate.例文帳に追加

メモリセルアレイ部は、基板上においてチャネルと平行に形成された複数対のビット線ＢＬ１，・・・及び制御線ＣＬ１，・・・を有し、これらの各対のビット線ＢＬ１，・・・及び制御線ＣＬ１，・・・の間に、複数個の２トランジスタ構成のメモリセル１０，・・・がそれぞれ配置されている。 - 特許庁

The MRAM includes a plurality of memory cells 2 provided at intersections of a plurality of write word lines 3 and a plurality of bit lines 5 respectively and a plurality of laminated ferri-structures 30 provided in accordance with the plurality of memory cells 2.例文帳に追加

ＭＲＡＭは，複数の書き込みワード線３と複数のビット線５とが交差する位置のそれぞれに設けられた複数のメモリセル２と，複数のメモリセル２のそれぞれに対応して設けられた複数の積層フェリ構造体３０とを備えている。 - 特許庁

When differential voltage between bit lines exceeds the minimum detectable threshold of the reinforced sense amplifier, the reinforced sense amplifier makes a feedback signal to a reading control circuit valid, thereby, when differential voltage between bit lines reaches the minimum differential voltage being detectable by the sense amplifier, reading operation is immediately stopped substantially.例文帳に追加

ビット線およびビット線間の差動電圧が該強化センス増幅器の最小検出可能しきい値を超えると、該強化センス増幅器は、読取り制御回路への帰還信号を有効にし、それによって、ビット線およびビット線間の差動電圧が、該センス増幅器による検出可能な最小差動電圧に達すると直ちに読取り動作を実質的に停止させる。 - 特許庁

The device includes memory elements MC arranged at cross points of word lines WL and bit lines BL, a write driver WD supplying a writing current to the bit line BL, a writing control circuit WC controlling operation of the write driver WD, and a timing signal generating circuit 13 supplying a timing signal TS to the writing control circuit WC.例文帳に追加

ワード線ＷＬとビット線ＢＬの交点に配置された記憶素子ＭＣと、ビット線ＢＬに書き込み電流を供給するライトドライバＷＤと、ライトドライバＷＤの動作を制御する書き込み制御回路ＷＣと、書き込み制御回路ＷＣにタイミング信号ＴＳを供給するタイミング信号生成回路１３とを備える。 - 特許庁

To provide a digital data transmitting and receiving circuit by which two bit data are superimposed with two kinds of signals and transmitting them through a pair of transmission lines within one clock period by deforming an LVDS system and two bit data are superimposed with two kinds of signals and transmitting them through a pair of transmission lines within one clock period by deforming a TMDS system.例文帳に追加

ＬＶＤＳ方式を変形して一つのクロック周期内に２ビットのデータを、１対の伝送線に２種の信号を重畳して伝送することができ、ＴＭＤＳ方式を変形して一つのクロック周期内に２ビットのデータを、１対の伝送線に２種の信号を重畳して伝送することができるデジタルデータ送受信回路を提供する。 - 特許庁

A precharge release signal ϕ generated by a NOR circuit 20 and an inverter 21 turns off the p type MOS-FET 30 to float the bit lines BL and XBL in a standby mode and performs precharge control that turns on the p type MOS-FET 30 in a read mode and a write mode to precharge the bit lines BL and XBL.例文帳に追加

ＮＯＲ回路２０およびインバータ２１が生成するプリチャージ解除信号φは、スタンバイモードの期間はｐ型ＭＯＳ・ＦＥＴ３０をオフしてビットラインＢＬ、ＸＢＬをフローティング状態にし、読み出しモードおよび書き込みモードの期間はｐ型ＭＯＳ・ＦＥＴ３０をオンしてビットラインＢＬ、ＸＢＬをプリチャージするプリチャージ制御を行う。 - 特許庁

The plural variable resistance elements 20 comprise a group of first variable resistance elements arranged below the first bit line and between the plural word lines in line with the second direction; and a group of second variable resistance elements arranged below the third bit line and between the plural word lines in line with the second direction.例文帳に追加

複数の可変抵抗素子２０は、第２の方向に並ぶようにして、第１のビット線の下方かつ複数のワード線間のそれぞれに配置された第１の可変抵抗素子群と、第２の方向に並ぶようにして、第３のビット線の下方かつ複数のワード線間のそれぞれに配置された第２の可変抵抗素子群とからなる。 - 特許庁

The display driver further includes a test circuit 16 that is provided between the gradation data register circuit 14 and the gradation voltage selector circuit 18, the test circuit 16 connecting at least a part of a plurality of bit lines among bit lines provided between both of the circuits through a common node in a test mode, so as to perform failure detection based on a value of current that flows in the common node.例文帳に追加

さらに、階調データレジスタ回路１４と階調電圧セレクタ回路１８との間に設けられ、テストモード時において、両回路間に設けられたビット線に含まれる少なくとも一部の複数ビット線を共通ノードを介して互いに接続し、この共通ノードを流れる電流値に基づいて故障検出を行うテスト回路１６を備える。 - 特許庁

In a memory cell where column select signals CA1... are at L levels, the held data is read to read bit lines RBIT1..., and written again (read back) via write selectors WSLC1... and a write bit line WBIT1, and thus original stored data is maintained.例文帳に追加

一方、カラムセレクト信号ＣＡ１…がＬレベルのメモリセルは、保持データがリードビットラインＲＢＩＴ１…に読み出され、ライトセレクタＷＳＬＣ１…およびライトビットラインＷＢＩＴ１を介して再度書き込まれる（リードバックされる）ことにより、元の記憶データが維持される。 - 特許庁

To reduce power consumption by making dull the peak of a waveform of a current that flows in a write bit line, when writing data into a flip-flop circuit, while inverting a voltage to be supplied to a pair of write bit lines, thereby reducing the power supply noise.例文帳に追加

書込用ビット線対に供給される電圧を反転させてフリップフロップ回路にデータを書き込む場合に、書込用ビット線を流れる電流波形のピークを鈍らせて、電源ノイズを低減させ、ひいては低消費電力化を図ることができるようにする。 - 特許庁

After that, NAND strings to be written out of a NAND string group sharing bit lines are selected, while a potential of each bit line is set to a potential in accordance with write-in data, effective write-in operation of data for a memory cell is started.例文帳に追加

この後に、ビット線を共有するＮＡＮＤストリング群の中から書き込み対象のＮＡＮＤストリングを選択すると共に、各ビット線の電位を書き込みデータに応じた電位に設定して、メモリセルへの実効的なデータの書き込み動作を開始する。 - 特許庁

To perform good write-in of data for a memory cell, while constituting the memory cell with normal six transistors even if the device has such constitution that the data of a memory cell is outputted from one side of a pair of bit lines through a global bit line for read-out, in a semiconductor memory device.例文帳に追加

半導体記憶装置において、ビット線対の一方から読み出し用グローバルビット線を介してメモリセルのデータを出力する構成であっても、メモリセルを通常の６トランジスタ構成としながら、メモリセルへのデータの良好な書き込みを行う。 - 特許庁

To provide a semiconductor device which has a capacity insulating film composed of a ferroelectric substance or high dielectric material and a COB-type capacity element structure, wherein the signal propagation of a bit line can be made fast and also noises between adjacent bit lines can be reduced.例文帳に追加

強誘電体又は高誘電体からなる容量絶縁膜を有し、ＣＯＢ型の容量素子構造を有する半導体装置において、ビット線の信号伝播を高速化すると共に隣接ビット線間のノイズを低減することができるようにする。 - 特許庁

The wake-up circuit employs a cascade chain structure in which bit lines are divided into a plurality of blocks and a wake-up operation is advanced to a next block by feeding back a bit line voltage of a preceding block after the completion of a wake-up operation of the preceding block out of a plurality of separated blocks.例文帳に追加

ビットラインが複数個のブロックに区分され、分離された複数個のブロックのうち以前ブロックのウェークアップが完了した後、以前ブロックのビットライン電圧をフィードバックして、次のブロックにウェークアップを進める直列チェーン方式を利用するウェークアップ回路。 - 特許庁

This memory comprises a plurality of memory cells 12 including a diode 11, a plurality of bit lines 9; and an n-type impurity region 21 which is allocated to cross the bit line 9, and functions as a cathode line and a word line 10 of the diode 11 included in the memory cell 12.例文帳に追加

このメモリは、ダイオード１１を含む複数のメモリセル１２と、複数のビット線９と、ビット線９と交差するように配置され、メモリセル１２に含まれるダイオード１１のカソードおよびワード線１０として機能するｎ型不純物領域２１とを備えている。 - 特許庁

Moreover, the memory capacity per unit area is increased by using a writing word line and a readout word line in common and using a writing bit line and a readout bit line in common to reduce the number of wires and furthermore by reducing the number of source lines.例文帳に追加

また、書き込み用のワード線と読み出し用のワード線を共通化し、かつ書き込み用のビット線と読み出し用のビット線を共通化することにより配線数を削減し、更にソース線を削減することにより単位面積あたりの記憶容量を増加させる。 - 特許庁

Then, in read operation, the sub-bit lines 1, 2, of unselected sub-arrays and 4-6 are connected via n-channel transistors 22a, 22d, 22e while each sub-bit line is connected to ground wires 24a, 24b arranged at both the ends of the memory cell array 1.例文帳に追加

そして、読み出し動作時に、ｎチャネルトランジスタ２２ａ、２２ｄおよび２２ｅを介して、選択されていないサブアレイのサブビット線１と２および、４〜６を接続して、それぞれ、メモリセルアレイ１の両端に配置された接地配線２４ａおよび２４ｂに接続する。 - 特許庁

The print page data stored in the rotation buffer 7 is subjected to data conversion according to rotation information and 8 bit print page data is read out simultaneously for two lines from the rotation buffer 7 and then written in page memories 14 and 15 for odd and even lines simultaneously.例文帳に追加

回転バッファ７に格納されている印刷ページデータを回転情報に従いデータ変換すると共に、回転バッファ７から８ビットの印刷ページデータを２ライン分同時に読み出し、奇数ライン用及び偶数ライン用ページメモリ１４、１５に同時に書き込む。 - 特許庁

The write current regulation part includes multiple write current regulation circuits which divide multiple bit lines and/or multiple digit lines into division units each of which includes at least one write current line, and regulate amperage of write current for each of the division units.例文帳に追加

書込電流調整部は、複数のビット線および／または複数のディジット線を、少なくとも１つの書込電流線を分割単位として分割し、該分割単位ごとに書込電流の電流量を調整する複数の書込電流調整回路を含む。 - 特許庁

In this bit reverse access circuit for rearranging plural data stored in the memory 2, plural address lines for accessing the memory from a CPU 1 are provided with address bus selecting means 3 for reconnecting address lines to one another.例文帳に追加

メモリ２に格納された複数のデータの並び替えを行うビットリバースアクセス回路において、ＣＰＵ１から前記メモリに対するアクセスを行う複数のアドレス線に、アドレス線相互を接続替えするアドレスバス切替手段３を設けたことを特徴とするビットリバースアクセス回路。 - 特許庁

A nonvolatile semiconductor memory device related to one embodiment includes: a memory cell array; a plurality of memory strings; a drain side selection transistor; a source side selection transistor; a plurality of word lines; a plurality of bit lines; a source line; a drain side selection gate line; a source side selection gate line; and a controlling circuit.例文帳に追加

一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、複数のメモリストリング、ドレイン側選択トランジスタ、ソース側選択トランジスタ、複数のワード線、複数のビット線、ソース線、ドレイン側選択ゲート線、ソース側選択ゲート線、及び制御回路を有する。 - 特許庁

At the time of test mode, a defective cause point can be found from comparison of an expected value data and actual data by selecting the expansion word lines WLHLD<0>, <1> and performing data read-out in which a cell node, therefore, the bit lines BLt, BLc are fixed to VSS.例文帳に追加

テストモード時、拡張ワード線ＷＬＨＬＤ＜０＞，＜１＞を選択してセルノード、従ってビット線ＢＬｔ，ＢＬｃをＶＳＳに固定したデータ読み出しを行うことにより、期待値データと実際のデータとの比較から、不良原因箇所を絞ることができる。 - 特許庁

In a block 5 selected by a block select circuit 6 at an erasure time, a row select circuit 3 applies 10 V to all word lines WL, and a column select circuit 4 applies -8 V to all bit lines BL and -8 V to a well 1 of a memory cell M.例文帳に追加

消去時、ブロック選択回路６により選択されたブロック５において、行選択回路３は、すべてのワード線ＷＬに１０Ｖ印加し、列選択回路４は、すべてのビット線ＢＬに−８Ｖを印加し、メモリセルＭのウェル１に−８Ｖ印加する。 - 特許庁

The first port and second port access transistors are turned to a selected state when selecting first and second port word lines respectively and second and third electrodes corresponding to the corresponding storage transistors are coupled to first and second port bit lines (BL2A and BL2B) respectively.例文帳に追加

これらの第１ポートおよび第２ポートアクセストランジスタは、それぞれ第１および第２ポートワード線選択時に選択状態とされ、対応のストレージトランジスタの対応の第２および第３電極を、それぞれ第１および第２ポートビット線（ＢＬ２Ａ，ＢＬ２Ｂ）に結合する。 - 特許庁

Memory elements MR00 to MR22 are connected to bit lines BL0 to BL3 through first selection transistors TL00 to TL22 and second selection transistors TR00 to TR22 controlled by control lines GL0 to GL2, GR0 to GR2 being independent respectively.例文帳に追加

記憶素子ＭＲ００〜ＭＲ２２は、それぞれに独立した制御線ＧＬ０〜ＧＬ２，ＧＲ０〜ＧＲ２で制御される第１の選択トランジスタＴＬ００〜ＴＬ２２と第２の選択トランジスタＴＲ００〜ＴＲ２２を介して、ビット線ＢＬ０〜ＢＬ３に接続されている。 - 特許庁

In a defective address data storing circuit, memory cells being electrically writable and erasable are arranged at rows and columns, plural word lines rw10-rw13 are connected to memory cells of each row respectively, while plural bit lines b10-b17 are connected to memory cells of each column respectively.例文帳に追加

不良アドレスデータ記憶回路において、電気的に書き込み及び消去可能なメモリセルを行と列に配置し、複数のワード線rwl０〜rwl３を各行のメモリセルにそれぞれ接続すると共に、複数のビット線bl０〜bl７を各列のメモリセルにそれぞれ接続する。 - 特許庁

To provide a space-saving semiconductor memory capable of recovering the lowering of the potential of bit lines due to the coupling capacity at the time of data write-in, without increasing load at the time of read-out.例文帳に追加

データ書き込み時のカップリング容量によるビット線電位の低下を回復可能な半導体記憶装置を、読み出し時の負荷を増加させることなく、省スペースで提供する。 - 特許庁

When a memory cell cell is not selected, a recover bar signal is low, NOR circuits 4, 5 are low, PMOS transistors T4, T5 are turned on, and bit lines BL, BL bar are pre-charged.例文帳に追加

メモリセルｃｅｌｌが選択されていない時、recover バー信号がローでＮＯＲ回路４、５がローになってＰＭＯＳトランジスタＴ４，Ｔ５がオンになり、ビット線ＢＬ，ＢＬバーをプリチャージする。 - 特許庁

Thus, arithmetic processing in which bit lines BL and transistors in a memory cell array 1 are used is not required, and hence a read-out time can be shortened and power consumption can be reduced.例文帳に追加

このように、ビット線ＢＬやメモリセルアレイ１内のトランジスタを使った演算処理を行う必要がないため、読出時間を高速化することができ、消費電力を低減できる。 - 特許庁

A magnetic field is generated by making current flow through the word lines 4a and 4b and the common bit line 3, and the spin arrangement of the respective MTJ elements 1 and 2 is varied by the composed magnetic field.例文帳に追加

この書き込みワード線４ａ，４ｂおよび共通ビット線３に電流を流して磁場を発生させ、その合成磁場によって各ＭＴＪ素子１，２のスピン配置を変化させる。 - 特許庁

Furthermore, the power source control circuit lowers the voltage to be applied to the power source lines VL1, GL1 which are provided in the one bit column in which the latch up is generated, etc., to a prescribed value according to the detection signal 1.例文帳に追加

また、電源制御回路は、検知信号１に応じて、ラッチアップの発生した１ビット列に設けられた電源線ＶＬ１、ＧＬ１等に与える電圧を所定値まで低下させる。 - 特許庁

A program voltage is applied to the selected word lines and a first voltage is applied to the bit line BL3 connected to the third cell to program the third cell to the PV3 state.例文帳に追加

選択されたワード線にプログラム電圧を印加し、第３セルに連結されたビット線ＢＬ３には第１電圧（例えば０Ｖ）を印加して第３セルをＰＶ３状態にプログラムする。 - 特許庁

To reduce power consumption of a static RAM by reducing variation of potentials of bit lines 21a, 21b of a true side or a complementary side in write of data in a memory cell 55.例文帳に追加

メモリーセル５５においてデータ書込み時のトゥルー側又はコンプリメント側ビット線２１ａ，２１ｂの電位の変化分を減少させ、スタティック型ＲＡＭの消費電力を低減する。 - 特許庁

Therefore, even if there is bit transformation in any one of data sent by the first to third parallel communication lines Lc1-Lc3, the second MPU22 can recognize a normal motor command value.例文帳に追加

このため、第１〜第３のパラレル通信ラインＬｃ１〜Ｌｃ３により送られてきたデータのいずれか１つにビット化けがあっても、第２のＭＰＵ２２は正常なモータ指令値を認識可能となる。 - 特許庁

During a start of a data reading from a memory cell 1, a driving voltage is supplied to pull-down transistors T20 and T21 of a flip-flop type sense amplifier 2 to discharge electric charges on bit lines BL0 and BL1.例文帳に追加

メモリセル１からのデータ読み出し開始時に、フリップフロップ型センスアンプ２のプルダウン・トランジスタＴ２０，Ｔ２１に駆動電圧を供給し、ビット線ＢＬ０，ＢＬ１上の電荷を放電する。 - 特許庁

That is, even if information such a power voltage, the number of selected bit lines, etc. are not given from outside, the driving force is adjusted autonomously, and current consumption and improvement of ripple quantity are achieved.例文帳に追加

すなわち、外部から電源電圧、選択ビット線数などの情報を与えなくても、自律的に駆動力の調整が行なわれ、消費電流削減、リップル量の改善が図られる。 - 特許庁

When returning from the power-down mode to the normal operation mode, the semiconductor storage device sequentially precharges only the bit lines BL and /BL of a memory cell array block 11 to be accessed out of the plurality of memory cell array blocks.例文帳に追加

パワーダウンモードから通常動作モードへの復帰時には、複数のメモリセルアレイブロックのうち、アクセスされるメモリセルアレイブロック１１のビットラインＢＬ，／ＢＬのみを順次プリチャージする。 - 特許庁