「Bit-lines」に関連した英語例文の一覧と使い方(24ページ目) - Weblio英語例文検索

A transfer section 3A is prepared for connecting a data line CLi with a bit line BLi of a pair of bit lines corresponding to the data line CLi when writing and reading a memory block 1 and giving "L" to the bit line /BLi corresponding to the data line when data on the data line CLi is "H".例文帳に追加

メモリブロック１に対する読み書き時に、データ線ＣＬｉとこのデータ線ＣＬｉに対応するビット線対のビット線ＢＬｉの間を接続すると共に、データ線ＣＬｉ上のデータが“Ｈ”のときには、このデータ線に対応するビット線／ＢＬｉに“Ｌ”を与える転送部３Ａを設ける。 - 特許庁

A bank division is performed by separating a main bit line MBL of a memory cell array 1 to an upper part and a lower part in the midst, sense amplifier circuits 2a and 2b connected respectively to the main bit lines MBL being divided in two are arranged at both end parts of bit line direction of the memory cell array 1.例文帳に追加

バンク分割は、メモリセルアレイ１のメインビット線ＭＢＬをその途中で上下に分離することにより行われ、メモリセルアレイ１のビット線方向の両端部に、二分されたメインビット線ＭＢＬにそれぞれ接続されるセンスアンプ回路２ａ及び２ｂが配置される。 - 特許庁

With regard to two adjacent bit lines 1132, one bit line 1132 is connected electrically with one source/drain diffusion region 1107 on the same row while the other bit line 1132 is connected electrically with the other source/drain diffusion region 1107 on the same row.例文帳に追加

また、隣り合う２つのビット線１１３２に関して、一方のビット線１１３２は同一列のソース／ドレイン拡散領域１１０７の一方に電気的に接続する一方、他方のビット線１１３２はその同一列のソース／ドレイン拡散領域１１０７の他方に電気的に接続している。 - 特許庁

In the same process as a process wherein the bit lines 6 is formed on a cell contact interlayer film 8 by etching, etching is so performed that the upper surface of the cell contact 9 which is not connected to the bit line 6 is made lower than the upper surface of the cell contact 9 connected to the bit line 6.例文帳に追加

そして、ビット線６をセルコンタクト層間膜８上にエッチングにより形成する工程と同一の工程において、ビット線６と接続しないセルコンタクト９の上面が、ビット線６と接続するセルコンタクト９の上面よりも低くなるようにエッチングする。 - 特許庁

The read-only memory cell comprises: at least three output lines, each of the at least three output lines representing a different multiple bit value; a switching device connected between a single one of the three output lines and a voltage source.例文帳に追加

該読み出し専用メモリセルは、少なくとも３本の出力線であって、該少なくとも３本の出力線のそれぞれは、異なる複数ビット値を表す、少なくとも３本の出力線と、該３本の出力線のうちの１本と電圧源との間に接続される切り替え装置とを含む。 - 特許庁

An SRAM 10 includes: word lines WL; bit lines BL; address decoders 14 for selecting one of the word lines WL in response to an address signal AD; the sense amplifier 18 activated in response to a sense amplifier enable signal SAE; and a sense amplifier control circuit 22 for generating the sense amplifier enable signal SAE.例文帳に追加

ＳＲＡＭ１０は、ワード線ＷＬと、ビット線ＢＬと、アドレス信号ＡＤに応答してワード線ＷＬを選択するアドレスデコーダ１４と、センスアンプイネーブル信号ＳＡＥに応答して活性化されるセンスアンプ１８と、センスアンプイネーブル信号ＳＡＥを生成するセンスアンプ制御回路２２とを備える。 - 特許庁

When voltages of word lines WL0, WL1 become voltage or above necessary for reading 0-information from memory cells 18a-19b, dummy word lines DWL0, DWL1 are activated, potentials of bit lines BL0, /BL0, BL1, /BL1 are raised by dummy cells 23a-24b connected to this dummy word line DWL0, DWL1.例文帳に追加

ワード線ＷＬ０，ＷＬ１の電圧がメモリセル１８ａ〜１９ｂから０情報を読み出す電圧以上になるとダミーワード線ＤＷＬ０，ＤＷＬ１を活性化させ、そのダミーワード線ＤＷＬ０，ＤＷＬ１に接続されたダミーセル２３ａ〜２４ｂによりビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１の電位を引き上げる。 - 特許庁

Memory cells 13 are arranged at prescribed intersecting points of word lines 11 and bit lines 12 corresponding to a half of all intersecting points of the lines 11 and 12, so that the memory cells 13 connected to one word line 11 are connected electrically to each terminal of a unit circuit 16 one by one when the word line 11 is selected.例文帳に追加

メモリセル１３は、ワード線１１を１本選択したときに、選択されたワード線に接続されているメモリセルが単位回路１６の各端子にそれぞれ１個ずつ電気的に接続可能となるようワード線とビット線の全交点の半数に当たる所定の交点に配置される。 - 特許庁

One bit constituting a memory is constituted of a plurality of memory cells 1 to 4, the memory cell has the same structure as a memory cell of the main memory, the memory cell for management of the nonvolatile semiconductor memory apparatus in which either of bit lines 8 out of adjacent bit lines is always not selected in reading is manufactured on one chip by the same process with the main memory.例文帳に追加

メモリを構成する１ビットは、複数個のメモリセル１〜４で構成され、該メモリセルは、メインのメモリのメモリセルと同一の構造を有し、隣接するビットの隣接ビット線のいずれか一方のビット線８は、読み出し時において常時非選択となる不揮発性半導体記憶装置が、メインのメモリと共に同一のプロセスにより１チィップ上に作製されて構成される。 - 特許庁

The control circuit 17 makes the first even or the first odd bit line potential of the first side being a selection bit line go up by charge sharing of the second even and the second odd bit lines of the non-selection second side physically adjacent to the first even or the first odd bit line of the first side connected to a selection memory cell.例文帳に追加

前記制御回路１７は、選択メモリセルに接続される前記第１側の第１偶数または第１奇数ビット線に、物理的に隣接する非選択の第２側の第２偶数および第２奇数ビット線のチャージシェアリングにより、選択ビット線である前記第１側の第１偶数または第１奇数ビット線電位を上昇させる。 - 特許庁

The memory device is provided with a bit line sense amplifier amplifying voltage difference of a pair of bit lines, a sense amplifying driver supplying a driving power source of a high level to the bit line sense amplifier to enable the bit line sense amplifier during an over driving period, and an over driving controller adjusting an over driving period in accordance with variation of power source voltage.例文帳に追加

本発明のメモリ装置は、ビットライン対の電圧差を増幅するビットラインセンスアンプと、オーバードライブ期間の間、前記ビットラインセンスアンプのイネーブルのために、前記ビットラインセンスアンプに高いレベルの駆動電源を供給するセンスアンプ駆動部と、前記オーバードライブ期間を電源電圧の変動に応じて調整するオーバードライブ制御部とを備える。 - 特許庁

First switches 61, 72, and 73 supply the 1st voltage generated by the constant voltage generator circuit 71 to a 2nd bit line disposed close to a 1st bit line, the well where the memory cell array is formed, and the source line of the memory cell array, when reading the memory cell connected to the 1st bit line among the bit lines.例文帳に追加

複数の第１のスイッチ６１，７２，７３は、ビット線のうち第１のビット線に接続されたメモリセルから読み出し動作を行なう場合、第１ビット線に隣接して配置された第２のビット線と、メモリセルアレイが形成されたウェルと、メモリセルアレイのソース線に、定電圧発生回路７１により発生された第１の電圧を供給する。 - 特許庁

A shift word line SWL and a shift memory cell SMC are arranged so that the N type sense amplifier NSAt can amplify potential difference of the bit lines BLt, /BLt.例文帳に追加

Ｎ型センスアンプＮＳＡｔがビット線ＢＬｔ，／ＢＬｔの電位差を増幅できるようにシフトワード線ＳＷＬ及びシフトメモリセルＳＭＣを設ける。 - 特許庁

A cell current running through a selective memory cell 9 is divided into plural parts by a cell current dividing means 1 and sense lines 50-5n and a bit line 8 are electrically connected.例文帳に追加

選択メモリセル９に流れるセル電流をセル電流分割手段１で複数に分割し、センス線５０〜５ｎとビット線８とを電気的に接続する。 - 特許庁

In a reading operation, the selection circuits couples the two first bit lines with one corresponding first amplifier circuit.例文帳に追加

読み出し動作において、中央処理装置からの信号に従って、選択回路は２つの第１ビット線と対応する１つの第１増幅回路とを結合する。 - 特許庁

To provide a nonvolatile semiconductor storage device in which determination of data is not influenced by the existence of a capacity between bit lines.例文帳に追加

本発明は、ビット線間容量の存在によりデータ判定が影響を受けないような不揮発性半導体記憶装置を提供することを目的とする。 - 特許庁

To obtain a semiconductor memory, in which an abnormal place can be surely detected even when bit lines are high-resistance-short-circuited by troubles caused by a process.例文帳に追加

ビット線間がプロセスに起因した不具合等で高抵抗ショートした場合においても、該異常箇所を確実に検知できる半導体記憶装置を得る。 - 特許庁

To solve the problem that the number of signal lines are increased when transfer data are increased or when multi-bit image data are transferred in an interface between a print controller and a printer engine.例文帳に追加

プリンタコントローラとプリンタエンジン間のインターフェースにおいて、転送データが増加したり多ビットの画像データを転送する場合、信号線が増えてしまう。 - 特許庁

A plurality of switches SWs are arranged between a plurality of bit lines and a 3rd power source line VDDB prepared separately from the 1st power source line, respectively.例文帳に追加

複数のスイッチＳＷは、複数のビット線と、第１電源線とは分離して設けられる第３電源線ＶＤＤＢとの間にそれぞれ設けられる。 - 特許庁

Main word lines 112A are shaped in every other column of a cell across one column adjacent to the two columns while bit line contacts 121 are avoided.例文帳に追加

メインワード線１１２Ａは、ビット線コンタクト１２１を避けるようにセルの２列に１本の割合で、かつ２列に接する１列に跨がるような形状となっている。 - 特許庁

A memory cell MC and a dummy memory cell DMC are respectively connected with bit lines BL and /BL at data read, through which a data read current flows.例文帳に追加

データ読出時においては、ビット線ＢＬおよび／ＢＬの一方ずつに、メモリセルＭＣおよびダミーメモリセルＤＭＣが結合されて、データ読出電流が流される。 - 特許庁

The electrical bit lines include electrically conductive elements (110, 214, 314), and magnetic elements (112, 216, 316) for guiding magnetic flux, in relation to the magnetic field to the magnetic memory cells.例文帳に追加

電気的ビット線は、導電性構成要素(110,214,314)と、磁界に関連する磁束を磁気メモリセルの方へ誘導するための磁性構成要素(112,216,316)とを含む。 - 特許庁

There are provided a method and a circuit for achieving a dynamic RF column including a pseudo-static dynamic bit lines in, for example, a register file circuit.例文帳に追加

ここでは、例えばレジスタ・ファイル回路内に、擬似スタティック・ダイナミック・ビット・ラインを具備するダイナミックＲＦカラムを実現するための方法および回路が提供される。 - 特許庁

Then, a first plug 222a, connecting between a diffusion layer of memory cells and bit lines, and a second plug 222b, connecting between a diffusion layer and capacitor nodes, are formed.例文帳に追加

ついでメモリセルの拡散層とビット線間および拡散層とキャパシタノード間を接続するための第１プラグ２２２ａと第２プラグ２２２ｂを形成する。 - 特許庁

Global bit lines GB are arranged on upper layers of respective switch groups Y2S00 to Y2S03 and Y2S10 to Y2S13 extending in the direction of row.例文帳に追加

グローバルビット線ＧＢが、各スイッチ群Ｙ２Ｓ００乃至Ｙ２Ｓ０３及びＹ２Ｓ１０乃至Ｙ２Ｓ１３の上層を行方向に延びるように配置されている。 - 特許庁

To reduce bit number of calculation and to improve accuracy of interpolation in the interpolating process between ultrasonic scanning lines on an ultrasonographic apparatus.例文帳に追加

本発明の目的は、超音波診断装置の超音波走査線間の補間処理において、演算ビット数の低減及び補間精度の向上を図ることにある。 - 特許庁

At the time of data writing, the sense amplifier control circuits bring only the amplifier of bit lines in which data are written into a non-latched state and other amplifiers into a completely latched state.例文帳に追加

センスアンプ制御回路は、データ書き込み時に、データを書き込むビット線のセンスアンプのみを非ラッチ状態とし、他のセンスアンプは完全ラッチ状態とする。 - 特許庁

To provide an associative memory device with a word link function for reducing a consumption power on a pair of retrieval bit lines and a coincidence line during a retrieval operation.例文帳に追加

検索動作時の検索ビット線対と一致線における消費電力を削減することができる、ワード連結機能を持つ連想メモリ装置を提供する。 - 特許庁

To provide a memory cell in which the destruction of memory data by electrical influence from bit lines can be made hard to occur, and and a semiconductor memory apparatus using this.例文帳に追加

ビット線からの電気的影響による記憶データの破壊を起こし難くすることができるメモリセルと、これを用いた半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor device capable of detecting short circuits of word lines and bit-line wiring, and disconnection failures of an actual product, and its inspecting method.例文帳に追加

実際の製品でのワード線やビット線配線の短絡、断線不良を検出することができる半導体装置およびその検査方法を提供する。 - 特許庁

This device is constituted so that partial product bit lines to be generated by a multiplier at the time of multiplying a first operand by a second operand can be added.例文帳に追加

該装置は、第１のオペランドと第２のオペランドとの乗算時に乗算器により生成される部分積ビット行を加算するよう構成される。 - 特許庁

After that, in a state in which potentials of plate lines PL0, DPL are made "L" , the potential of the bit line BL0 is set to VSS by a "0" write-in circuit 14.例文帳に追加

この後、プレート線ＰＬ０，ＤＰＬの電位を“Ｌ”にした状態で、“０”書き込み回路１４により、ビット線ＢＬ０の電位をＶＳＳに設定する。 - 特許庁

A volatile part A constituted of a CMOS latch circuit and a pass transistors (6 transistors), and a nonvolatile part B are connected through a wire pair of bit lines BL, BL.例文帳に追加

ＣＭＯＳラッチ回路とパストランジスタ（６トランジスタ）で構成される揮発性部Ａと不揮発性部Ｂとを、ビット線ＢＬ，ＢＬ＿のビット線対を介して接続する。 - 特許庁

A plurality of sense amplifier array 4 is provided between cell arrays, connected to a pair of bit lines, and have a plurality of sense amplifiers arranged in the row direction.例文帳に追加

複数のセンスアンプアレイ４はセルアレイ３の相互間にそれぞれ設けられ、ビット線対に接続され、行方向に配置された複数のセンスアンプを有している。 - 特許庁

To provide a semiconductor memory in which the voltage of bit lines can be amplified at a high speed without using an amplifier having a large drive capability.例文帳に追加

駆動能力の大きな増幅器を用いることなくビット線の電圧の高速な増幅を可能とした半導体記憶装置を提供すること。 - 特許庁

The pseudo voltage stored in a floating wiring capacitor of a non-selected bit selection line (108) and word selection lines (104, 106) is limited by a diode (110) and is discharged.例文帳に追加

選択されていないビット選択線(108)とワード選択線(104,106)の浮遊配線容量に蓄積する偽の電圧は、ダイオード(110)により制限されて放電される。 - 特許庁

Since pre-charge of the main bit lines from a ground level is not required in the read operation of stored information, read operation time can be shortened.例文帳に追加

記憶情報の読み出し動作において主ビット線をグランドレベルからプリチャージすることを要せず、読み出し動作時間を短縮することができる。 - 特許庁

During data write, supply of the data write current of the write word line WWWLi is started earlier than that of the bit lines BLj and /BLj.例文帳に追加

データ書込時には、ライトワード線ＷＷＬｉのデータ書込電流は、ビット線ＢＬｊ，／ＢＬｊのデータ書込電流よりも早く供給が開始される。 - 特許庁

While a word line WL is at a zero potential and switch elements S1 and S2 are ON and OFF, bit lines BL and NBL are boosted in voltage to a positive potential VDD.例文帳に追加

まず、ワード線ＷＬを零電位とし、スイッチ素子Ｓ１、Ｓ２がオン、オフの状態で、ビット線ＢＬ、ＮＢＬを正電位ＶＤＤまで昇圧する。 - 特許庁

A semiconductor memory device in one embodiment includes a plurality of memory cells in which data rewriting is possible, a plurality of bit lines and a plurality of sense circuits.例文帳に追加

一実施形態による半導体記憶装置は、データの書き換えが可能な複数のメモリセルと、複数のビット線と、複数のセンス回路を備えている。 - 特許庁

To provide a semiconductor memory device capable of preventing erroneous writing without short-circuiting two bit lines connected to two ports of a dual port memory cell.例文帳に追加

デュアルポートメモリセルの２つのポートに接続された２つのビット線を短絡することなく、誤書込みを防止することができる半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor device, which makes an occupied area small, and includes a capacitor having a sufficient charge storage area, furthermore suppresses a capacity between bit lines low.例文帳に追加

占有面積が小さく、かつ十分な電荷蓄積面積を有するキャパシタを備え、さらにビット線間容量を低く抑えた半導体装置を提供する。 - 特許庁

Magnitude of voltage to be supplied to each of control signal lines (word line WL, bit line BL, charge line CL), substrates, etc., are changed in the operational margin test.例文帳に追加

動作マージンテストでは、各制御信号線（ワード線ＷＬ、ビット線ＢＬ、チャージ線ＣＬ）や、基板などに供給する電圧の大きさを変更する。 - 特許庁

The first and the second bit lines are pre-charged to a power supply voltage for array via a sense amplifier before/after a read, write or refresh operation.例文帳に追加

前記第１及び第２ビットラインは読み出し／書き込み／リフレッシュ動作が実行される前後に感知増幅器を通じてアレイ用電源電圧にプリチャージされる。 - 特許庁

More severe operation conditions are made by reducing potential difference between bit lines by operating a voltage superimposing circuit when data is read out from the memory cell.例文帳に追加

メモリセルからデータを読み出す際に該電圧重畳回路を作動させることによりビット線間電位差を低下させより厳しい動作条件を作り出す。 - 特許庁