「Bit-lines」に関連した英語例文の一覧と使い方(23ページ目) - Weblio英語例文検索

To reduce a defective current flowing in a sense amplifier in a semiconductor memory being a type in which the sense amplifier and bit lines are pre-charged to the same potential.例文帳に追加

センスアンプとビット線を同電位にプリチャージするタイプの半導体記憶装置において、センスアンプに流れる欠陥電流を低減する。 - 特許庁

At least one decoupling transistor, which is formed so as to separate the buffers from the bit lines, is formed in the well.例文帳に追加

少なくとも１つのディカップリングトランジスタはビットラインからバッファを分離するように形成され、前記ディカップリングトランジスタは前記ウエルに形成される。 - 特許庁

Each of the second and fourth read bit lines RBL1B(j), RBL2B(j) is connected to a memory cell in the other row in each of the sets out of the memory cells in the corresponding one of the columns.例文帳に追加

第２および第４の読出用ビット線ＲＢＬ１Ｂ（ｊ），ＲＢＬ２Ｂ（ｊ）の各々は、対応の列のメモリセルのうち、各組の他方の行のメモリセルと接続する。 - 特許庁

To provide a semiconductor memory which has less bit lines, is hard to be affected by a noise, and can perform stable write-in operation.例文帳に追加

ビット線の数を少なくすると共に、ノイズの影響を受けにくく、安定した書き込み動作を可能にする半導体記憶装置を提供する。 - 特許庁

When the input data is output without conversion, selectors 501 to 506 respectively select input bit lines 507 to 512.例文帳に追加

入力データを変換することなく出力する場合において、各セレクタ５０１−５０６は、それぞれ、入力ビット線５０７−５１２を選択する。 - 特許庁

A current source (36) for read-out supplies a current in parallel to respective main bit lines BL0, BK1, BLm in read-out operation.例文帳に追加

読出し用電流源（３６）は、読出し動作において、各々の主ビット線ＢＬ０、ＢＬ１、ＢＬｍに並列的に電流を供給する。 - 特許庁

Both ends N11, N12 of the cell block MCB0 are connected to a pair of bit lines BL, BBL through selection gates Q10, Q11.例文帳に追加

セルブロックＭＣＢ０の両端Ｎ１１，Ｎ１２は、それぞれブロック選択ゲートＱ１０，Ｑ１１を介してビット線対ＢＬ，ＢＢＬに接続される。 - 特許庁

The PMOS transistors are respectively provided with a source to be connected to the pair of bit lines and a drain to be connected to the drain of the NMOS transistor.例文帳に追加

ＰＭＯＳトランジスタは、一対のビット線に接続されるソースと、ＮＭＯＳトランジスタのドレインに接続されるドレインとをそれぞれ備えている。 - 特許庁

To increase the speed to measure the cell signal volume distribution by shortening the external reference voltage charging time on the bit lines in the test mode.例文帳に追加

テストモードにおいて、外部リファレンス電圧のビット線への充電時間を短縮することにより、セル信号量分布測定を高速化する。 - 特許庁

To achieve a high speed operation by pre-charging and equalizing bit lines at high speed while suppressing the scale of an internal voltage drop circuit.例文帳に追加

内部降圧回路の回路規模を抑制しつつより高速にビット線対をプリチャージおよびイコライズすることにより高速な動作を可能とする。 - 特許庁

After that, when the pre-charge control signal PIO is started, potentials of the input and output lines are drawn by a potential of a bit line connected with a memory cell.例文帳に追加

その後、プリチャージ制御信号ＰＩＯが立ち下がると、入出力線の電位はメモリセルに接続されたビット線の電位に引きずられる。 - 特許庁

The memory cell generates data while simultaneously driving both bit lines "low" or "high" after initial data of "0" or "1" is written.例文帳に追加

このメモリセルは、“０” または“１”の初期データが書き込まれた後に、両ビット線を同時に“Ｌｏｗ”または“Ｈｉｇｈ”としてデータを生成する。 - 特許庁

A plurality of first (and second) switch circuits are provided between each of the plurality of first (and second) bit lines and the sub-common I/O line.例文帳に追加

複数の第１（及び第２）ビット線の夫々とサブコモンＩＯ線の間に設けられる複数の第１（及び第２）スイッチ回路を有する。 - 特許庁

In an initial state, voltage of the main bit line MBLj is controlled to an H level, and voltage word lines WLi1 to WLip are controlled to an L level.例文帳に追加

初期状態では、主ビット線ＭＢＬｊの電圧はＨレベルに、ワード線ＷＬｉ１〜ＷＬｉｐの電圧はＬレベルに制御される。 - 特許庁

Each of the first and third read bit lines RBL1A(j), RBL2A(J) is connected to a memory cell in one row in each of sets out of memory cells in a corresponding one of the columns.例文帳に追加

第１および第３の読出用ビット線ＲＢＬ１Ａ（ｊ），ＲＢＬ２Ａ（ｊ）の各々は、対応の列のメモリセルのうち、各組の一方の行のメモリセルと接続する。 - 特許庁

In a Vss pre-charge system, dummy cells (a), (b) provided with a third contact connected to a Vccs power source line in addition to a bit line contact and a storage node contact are arranged at complementary bit lines BL, ZBL respectively.例文帳に追加

Ｖｓｓプリチャージ方式において、相補のビット線ＢＬ，ＺＢＬのそれぞれに、ビット線コンタクト、ストレージノードコンタクトに加えてＶｃｃｓ電源線に接続される第３コンタクトを備えるダミーセルａ，ｂを配設する。 - 特許庁

The phase change memory device is provided further with a plurality of discharge circuits discharging voltage of the local bit lines, and the discharge circuit is connected alternately to a corresponding local bit line at the upper end and the lower end of the memory cell block.例文帳に追加

相変化メモリ装置は、ローカルビットラインの電圧を放電させる複数個の放電回路をさらに備え、放電回路は、メモリセルブロックの上端及び下端で対応するローカルビットラインに交互に連結される。 - 特許庁

To reduce an area occupied by selection transistors which are arranged between a main bit line and sub-bit lines to reduce power consumption by reducing excess charges/discharges in a non-selected memory cell block in block erasure.例文帳に追加

ブロック消去時における非選択メモリセルブロックでの余分な充放電を低減し消費電力を少なくするための、主ビット線と副ビット線の間に設ける選択トランジスタの占める領域を縮小する。 - 特許庁

The image forming apparatus has an input section for inputting data of n-bit gradation, and a dot forming means for forming dots on a plurality of lines so as to correspond to n-bit gradation data inputted from the input section.例文帳に追加

ｎビットの階調データを入力する入力部と、該入力部において入力されたｎビットの階調データに対応させて複数のライン上にドットを形成するドット形成手段とを有する。 - 特許庁

One of the bit lines BL and NBL which is on a side of writing data 0 into the flip flop circuit FF such as the bit line NBL is dropped in voltage to the zero potential, by taking a longer time than the time constant of the flip flop circuit FF.例文帳に追加

ビット線ＢＬ、ＮＢＬの内のフリップフロップ回路ＦＦにデータ０を書き込む側のビット線、例えば、ビット線ＮＢＬを、フリップフロップ回路ＦＦの時定数より長い時間をかけて、零電位に降圧する。 - 特許庁

Main/sub-bit line structure is premised, clamp voltage is supplied to main bit lines (MB0 to MBm) from voltage supply elements (QPC0 to QPCm) in a period before and after read operation for a nonvolatile memory cell (MC).例文帳に追加

主・副ビット線構造を前提とし、不揮発性メモリセル（ＭＣ）に対する読み出し動作の前後の期間において電圧供給素子（ＱＰＣ０〜ＱＰＣｍ）から主ビット線（ＭＢ０〜ＭＢｍ）にクランプ電圧を供給する。 - 特許庁

Partition lines 48 are displayed in grid shape on the bit map graphic form 47 to set switch partitions, and switch functions are assigned to the switch partitions to make the bit map graphic form 47 into a complex functional component.例文帳に追加

更に、ビットマップ図形４７上に区画線４８を格子状に表示してスイッチ区画を設定したあと、そのスイッチ区画に対してスイッチ機能を割り当てることにより、ビットマップ図形４７を複合機能部品化する。 - 特許庁

In a memory cell array 11 of an SRAM10, a plurality of precharge & equalize circuits 14L, 14M, and 14U extending to the column direction of the memory cell 12 are set up to precharge bit lines Bit and XBit to the prescribed potential.例文帳に追加

ＳＲＡＭ１０のメモリセルアレイ１１には、メモリセル１２の列方向に伸びるビット線Ｂｉｔ，ＸＢｉｔを所定の電位にプリチャージする複数のプリチャージ＆イコライズ回路１４Ｌ，１４Ｍ，１４Ｕが設けられている。 - 特許庁

The plurality of sub-bit lines connected to the memory cells 1 in different columns are branched from each main bit line 6, and each source line 11 is commonly connected to the sources of the plurality of memory cells 1 arranged in a column.例文帳に追加

互いに異なる列のメモリセル１に接続する複数の副ビット線は各主ビット線６から分岐しており、各ソース線１１は１列に並ぶ複数のメモリセル１のソースに共通に接続している。 - 特許庁

After an address bit signal is latched, the row address decoder 14 decodes an address bit signal to activate one of plural word lines in a DRAM memory array 12.例文帳に追加

関連回路はデコード回路によってデコードされる対応するアドレス信号に基づいて夫々のワード線のうちの少なくとも１つを活性化させるために夫々のワード線の各々に接続されているデコード回路を有している。 - 特許庁

This memory device is provided with page buffers connected to bit lines respectively, this page buffers comprises a load transistor for supplying a load current to a correspondent bit line at the time of read-out operation.例文帳に追加

本発明によるメモリ装置は、ビットラインにそれぞれ連結されるページバッファが提供され、このページバッファはそれぞれ読出動作時に対応するビットラインに負荷電流を供給するための負荷トランジスタを含む。 - 特許庁

In each set of sub-arrays 8, 8, a first wiring pattern SLD, which has been formed between each bit line, BL0 to BLn and NBL0 to NBLn, in parallel with these bit lines and on the same wiring layer, is arranged.例文帳に追加

各サブアレイ８、８において、各ビット線ＢＬ０〜ＢＬｎ、ＮＢＬ０〜ＮＢＬｎ間には、各々、これらのビット線と平行に且つ同一配線層に形成された第１の配線パターンＳＬＤが配置される。 - 特許庁

To solve the problem of the presence of a pattern where a short-circuit failure is not detected during main bit line leakage inspection to screen an initial short-cirucit failure in a semiconductor storage device constituted of a memory array where main bit lines intersect each other.例文帳に追加

主ビット線を交差させたメモリアレイ構成をとる半導体記憶装置において、初期短絡故障をスクリーニングするための主ビット線リーク検査で、短絡故障を検出できないパターンが存在する。 - 特許庁

A plurality of bit line contacts CB are provided in a region between the selected gate lines SGD and SGD in each of the adjacent blocks BLK to connect a bit line BL to a drain of a selected gate transistor SG1.例文帳に追加

隣接する各ブロックＢＬＫの、選択ゲート線ＳＧＤ，ＳＧＤ間の領域には、ビット線ＢＬと選択ゲートトランジスタＳＧ１のドレインとをそれぞれ接続するための複数のビット線コンタクトＣＢが配置される。 - 特許庁

To improve accuracy of bit line reference voltage to read and write data in a memory capacitor MC in a memory in which a differential sense amplifier SA is connected to a pair of bit lines, for example, a ferroelectric memory to read and write data in a memory capacitor MC.例文帳に追加

メモリキャパシタＭＣにおけるデータの読み書きのため、差動型センスアンプＳＡがビット線対と接続されているメモリたとえば強誘電体メモリにおいて、ビット線参照電圧の精度を高める。 - 特許庁

Output grayscale data Dout in which a grayscale data d lines in a serial form, is inputted to a bit shift circuit 210; and when a shift instruction signal SCTL is inputted, each grayscale data is bit shifted to a lower side.例文帳に追加

ビットシフト回路２１０には、階調データｄがシリアル形式に連なってなる出力階調データＤｏｕｔが入力され、シフト指示信号ＳＣＴＬが入力された場合、各階調データを下位側にビットシフトする。 - 特許庁

When a bit line BL_-2 is selected out of bit lines BL_-1, BL_-2, BL_-3 arranged in parallel in a SRAM, a transistor Tr_-2 is turned on and transistors Tr_-1, Tr_-3 are turned off based on column selecting signals CSL_-1, CSL_-2, CSL_-3.例文帳に追加

ＳＲＡＭにおいて、並行して配設されたビット線ＢＬ＿１，ＢＬ＿２，ＢＬ＿３のうち、ビット線ＢＬ＿２を選択する場合に、列選択信号ＣＳＬ＿１，ＣＳＬ＿２，ＣＳＬ＿３に基づいて、トランジスタＴｒ＿２をオン、トランジスタＴｒ＿１，Ｔｒ＿３をオフにする。 - 特許庁

The cell node stage potential setting circuit 121 is constituted of expansion word lines WLHLD<0>, <1>, and NMOS transistors QN21, QN22 controlled by this and fixing bit lines BLt, BLc to VSS.例文帳に追加

セルノード段電位設定回路１２１は、拡張ワード線ＷＬＨＬＤ＜０＞，＜１＞と、これにより制御されてビット線ＢＬｔ，ＢＬｃをＶＳＳに固定するためのＮＭＯＳトランジスタＱＮ２１，ＱＮ２２により構成される。 - 特許庁

In modifying the irregularities of spins on the pin layer of the tunnel magnetic resistance elements, a current supplying means makes current flow to at least one of the word lines or the bit lines.例文帳に追加

そして、上記トンネル磁気抵抗素子におけるピン層のスピンのばらつきを修正する際に、上記電流供給手段から前記ワード線またはビット線の少なくとも一本に電流を流すことを特徴としている。 - 特許庁

By increasing pitches of the word lines and the bit lines, adverse influence of the proximal effect can be reduced which is caused by the high density characteristics of the array contacting relatively open characteristics of the adjacent peripheral circuit.例文帳に追加

ワード線及びビット線のピッチの増加により、配列の稠密な特徴が隣接した周辺回路の比較的開放した特徴と接することが原因で生ずる近接効果の悪い結果を小さくすることが出来る。 - 特許庁

Word lines WL related to the pixel data of the first and the second frames are activated simultaneously, and accumulated charges of capacitors in the multiple memory cells connected to the multiple word lines WL are coupled on one bit line BL.例文帳に追加

この第１、第２のフレームの画素データに係るワードＷＬ線を同時に活性化し、この複数のワード線ＷＬに接続された複数のメモリセルのキャパシタの蓄積電荷を１つのビット線ＢＬ上で結合する。 - 特許庁

The display memory includes a plurality of RAM blocks 200, each of the RAM blocks including a plurality of word lines WL, a plurality of bit lines BL, a plurality of memory cells MC, and data read control circuits 240 and 250.例文帳に追加

表示メモリは、その各々が複数のワード線ＷＬと、複数のビット線ＢＬと、複数のメモリセルＭＣと、データ読み出し制御回路２４０，２５０と、をそれぞれ含む複数のＲＡＭブロック２００を含む。 - 特許庁

The control circuit layer 200a includes at least any one of: a row decoder driving word lines provided in the memory cell array layer, and a sense amplifier sensing and amplifying a signal from bit lines provided in the memory cell array layer.例文帳に追加

制御回路層２００ａは、メモリセルアレイ層に設けられたワード線を駆動するローデコーダ、及びメモリセルアレイ層に設けられたビット線からの信号を検知増幅するセンスアンプの少なくともいずれか一方を備える。 - 特許庁

A column control circuit 2 and a row control circuit 3 apply a writing voltage for writing data and a reading voltage for reading data to memory cells MC through bit lines BL and word lines WL.例文帳に追加

カラム制御回路２、ロウ制御回路３は、ビット線ＢＬ及びワード線ＷＬを介してメモリセルＭＣに対しデータ書き込みのための書き込み電圧又はデータ読み出しのための読み出し電圧を印加する。 - 特許庁

To provide a semiconductor device that increases the speed of data transfer between a pair of bit lines and a pair of local IO lines even when an internal operating voltage VPERI is sufficiently lower than an internal voltage VDD.例文帳に追加

内部動作電圧ＶＰＥＲＩが外部電圧ＶＤＤに比べて十分に低い場合であっても、ビット線対とローカルＩＯ線対との間のデータ転送が高速化された半導体装置を提供する。 - 特許庁

The terminal N1 is connected to the bit lines BBL, BL through block selection transistors BST0, BST1, the terminal N2 is connected to plate lines BPL, PL, a gate of each cell transistor is connected to a word line WL.例文帳に追加

端子Ｎ１はブロック選択トランジスタＢＳＴ０，ＢＳＴ１を介してビット線ＢＢＬ，ＢＬに接続され、端子Ｎ２はプレート線ＢＰＬ，ＰＬに接続され、各セルトランジスタＴのゲートがワード線ＷＬに接続される。 - 特許庁

To provide a semiconductor memory which can perform confirmation of presence or absence of a short circuit of word lines and pairs of bit lines in a manufacturing process and specifying a short circuit part, in wafer state and to provide its test method.例文帳に追加

ワード線とビット線対とが製造過程でショートすることがあるため、その有無の確認と、ショート個所の特定をウェハ状態で行なうことができる半導体記憶装置及びそのテスト方法を提供する。 - 特許庁

This magnetic random access memory system is provided with tunnel magnetic resistance elements 10, word lines WL1 to WLn, bit lines BL1 to BLm, a writing driver and a writing circuit 52 that can simultaneously select all writing drivers.例文帳に追加

磁気ランダムアクセスメモリシステムは、トンネル磁気抵抗素子１０、ワード線ＷＬ１〜ＷＬｎ、ビット線ＢＬ１〜ＢＬｍ、書き込みドライバ、及び全ての書き込みドライバを同時に選択状態にできる書き込み回路５２を備えている。 - 特許庁

Thus, leakage current and unnecessary power consumption can be reduced by controlling the voltage levels of the word lines and bit lines according to the operating modes such as the standby operating mode and the normal operating mode.例文帳に追加

これにより、待機動作モードや正常動作モードのような動作モードにより、ワードライン及びビットラインの電圧レベルを制御することによって、漏れ電流を減らし、不要な電力消費を減らすことができる。 - 特許庁

The MRAM includes a memory cell array having magnetic memory cells arranged in lines and columns at intersection of word, bit and digit lines, and a sense amplifier for sensing data stored in a selected magnetic memory cell.例文帳に追加

ＭＲＡＭは、ワードライン、ビットライン、及びデジットラインの交差点に行及び列に配列されたマグネチックメモリセルを有するメモリセルアレイと、選択されたマグネチックメモリセルに貯蔵されたデータを感知する感知増幅器とを含む。 - 特許庁