「Bit-lines」に関連した英語例文の一覧と使い方(20ページ目) - Weblio英語例文検索

One bit is composed of global bit lines of adjacent columns which are made hierarchical a write/read circuit 2(0) which is connected to one global bit line GB constituting the bit or a write/read circuit 2(1) which is connected to the other global bit GB is connected to a CPU bus or system bus selectively through a multiplexer 3.例文帳に追加

この発明は、階層化された隣り合うカラムのグローバルビット線で同一ビットが構成され、同一ビットを構成する一方のグローバルビット線ＧＢに接続された書き込み・読み出し回路２（０）又は他方のグローバルビットＧＢに接続された書き込み・読み出し回路２（１）をマルチプレクサ３によりＣＰＵバス又はシステムバスに選択的に接続して構成される。 - 特許庁

The semiconductor storage device according to this embodiment includes a plurality of memory cells for storing data, a plurality of word lines for selecting a memory cell, a plurality of bit lines for transmitting data of a memory cell, and a sense amplifier for detecting data stored in a memory cell through a bit line.例文帳に追加

本実施形態による半導体記憶装置は、データを記憶する複数のメモリセルと、メモリセルを選択する複数のワード線と、メモリセルのデータを伝達する複数のビット線と、ビット線を介してメモリセルに格納されたデータを検出するセンスアンプとを備える。 - 特許庁

The ferroelectric memory device 100 comprises: a plurality of bit lines BL1-BLn; a plurality of memory cells MC storing data; a sense amplifier 150; and a positive charge cancellation circuit 190 extracting a positive charge charged to each of the plurality of bit lines BL1-BLn.例文帳に追加

強誘電体メモリ装置１００は、複数のビット線ＢＬ１〜ＢＬｎと、データを記憶する複数のメモリセルＭＣと、センスアンプ１５０と、複数のビット線ＢＬ１〜ＢＬｎのそれぞれに帯電する正電荷を引き抜く正電荷キャンセル回路１９０とを備える。 - 特許庁

The sense amplifier 600 includes; a pair of input bit lines 611 and 612; a pair of output data lines 621 and 622; a pair of bit line transistors 661 and 662; a pair of data line pulldown transistors 641 and 642; and a pair of first precharge circuits (635 and 636).例文帳に追加

センス増幅器６００は、一対の入力ビットライン６１１、６１２と、一対の出力データライン６２１、６２２と、一対のビットライントランジスタ６６１、６６２と、一対のデータラインプルダウントランジスタ６４１、６４２と、一対の第１のプリチャージ回路（６３５、６３６）とを含む。 - 特許庁

The SOI sense amplifier 300 includes; a pair of input bit lines 311 and 312; a pair of output data lines 321 and 322; a pair of bit line transistors 361 and 362; a pair of data line pulldown transistors 341 and 342; and a pair of precharge circuits (333 and 334).例文帳に追加

ＳＯＩセンス増幅器３００は、一対の入力ビットライン３１１、３１２と、一対の出力データライン３２１、３２２と、一対のビットライントランジスタ３６１、３６２と、一対のデータラインプルダウントランジスタ３４１、３４２と、一対のプリチャージ回路（３３３、３３４）とを含む。 - 特許庁

The bit lines 13 make a pair, a sense amplifier and a pre-charge circuit 6 are connected to the mutual connection point of one end side of the bit lines 13 through a digit line 60, and a virtual GND and a pre-charge circuit 10 are connected to the other end side through the digit line 60.例文帳に追加

ビット線１３は対にされ、一端側にその相互接続点にデジット線６０を介してセンスアンプ及びプリチャージ回路６が接続されており、他端側にはデジット線６０を介して仮想ＧＮＤ及びプリチャージ回路１０が接続されている。 - 特許庁

When writing data in memory cells MC2, MC8, potentials of bit lines BL1, BL2 are brought into a writing potential VCCW and potentials of bit lines BL3, BL4 are brought into a grounding potential GND by a switch controlling circuit 30 and a feeding circuit SUO.例文帳に追加

メモリセルＭＣ２およびＭＣ８に対してデータを書込む場合、スイッチ制御回路３０および供給回路ＳＵ０により、ビット線ＢＬ１およびＢＬ２の電位が書込電位ＶＣＣＷになり、ビット線ＢＬ３およびＢＬ４の電位が接地電位ＧＮＤになる。 - 特許庁

The semiconductor storage device further comprises a column control circuit C which is connected with one end of the bit line of the memory block 2 and drives selectively the bit lines BL, and a row control circuit R which is connected with one end of the word line of the memory block 2 and drives selectively the word lines WL.例文帳に追加

メモリブロック２のビット線ＢＬの一端が接続され、ビット線ＢＬを選択駆動するカラム系制御回路Ｃと、メモリブロック２のワード線ＷＬの一端が接続され、ワード線ＷＬを選択駆動するロウ系制御回路Ｒとを備える。 - 特許庁

A sample-and-hold circuit 130 is provided along an X direction between a display area 100 and the X address decoder 120 and samples data bits output from a data bit supply circuit 114 to bit lines corresponding to the selected X selection lines.例文帳に追加

サンプル・ホールド回路１３０は、表示領域１００とＸアドレスデコーダ１２０との間に、Ｘ方向に沿って設けられるとともに、選択されたＸ選択線に対応するビット線に、データビット供給回路１１４により出力されたデータビットをサンプリングする。 - 特許庁

The pixel array part 1 has power lines VDD1 and VSS1 for supplying supply voltages to sub-pixels 1a, 1b, and 1c on the lower bit side of pixel data and power lines VDD2 and VSS2 for supplying supply voltages to sub-pixels ld, le, and if on the upper bit side of pixel data with respect to each pixel.例文帳に追加

画素アレイ部１は、各画素ごとに、画素データの下位ビット側の副画素１ａ，１ｂ，１ｃに電源電圧を供給する電源ラインＶDD1，ＶSS1と上位ビット側の副画素１ｄ，１ｅ，１ｆに電源電圧を供給する電源ラインＶDD2，ＶSS2とを別個に有する。 - 特許庁

A memory array includes memory cells 101 arranged in an array shape, a plurality of word lines 102, and a plurality of bit lines 103, and is divided into use areas used for data storage and a separation area for separating use areas in a bit line direction.例文帳に追加

メモリアレイは、アレイ状に配置されたメモリセル１０１と、複数のワード線１０２と、複数のビット線１０３とを有しており、ビット線方向において、データ記憶のために用いる使用領域と、使用領域同士を分離するための分離領域とに区分けされている。 - 特許庁

A potential difference V2 (>V1) is imparted between a shield power wire BLSHIELD and the bit lines in the wiring layer M1, while the shield power wire BLSHIELD is sufficiently distanced from a region where the bit lines are arrayed at the smallest spaces.例文帳に追加

配線層Ｍ１のシールド電源線ＢＬＳＨＩＥＬＤとビット線との間には、電位差Ｖ２（＞Ｖ１）が与えられるが、配線層Ｍ１において、シールド電源線ＢＬＳＨＩＥＬＤは、ビット線が最小スペースで配列される領域から十分に離れている。 - 特許庁

After voltage of all bit lines is charged up to the power source voltage Vcc through PMOS transistor PT21 prior to write, bit lines are connected to supply sources of voltage in accordance with latch data of latch circuits Q23, Q22, Q21, and also write is performed in parallel.例文帳に追加

書き込み前に全ビット線電圧をＰＭＯＳトランジスタＰＴ２１を通して電源電圧Ｖ_CCに充電した後、ビット線をラッチ回路Ｑ２３，Ｑ２２，Ｑ２１のラッチデータに応じた電圧の供給源に接続させ、かつ並列的に書き込みを行う。 - 特許庁

A switch means for controlling the connection of a pair of bit lines and an input/output control circuit is provided at also an input/output control circuit CKT33 connected to only one group of pair of bit lines provided between a Y decoder YD and a memory array MA3.例文帳に追加

ＹデコーダＹＤとメモリアレイＭＡ３間に設けられた一組のビット線対のみに接続されている入出力制御回路ＣＫＴ３３にも、前記ビット線対と前記入出力制御回路との接続を制御するためのスイッチ手段を設ける。 - 特許庁

Also, a plurality of memory cells are connected to bit lines, the bit lines are connected to the second level shifter at a second connection point, while coupled to parallel sense amplifiers, write-in buffers, and first and second diodes, and connected to data input/output pins through these.例文帳に追加

また、複数のメモリセルをビットラインに接続し、該ビットラインは第２接続ポイントにおいて第２レベルシフターに接続するとともに、並列するセンサー増幅器と、書き込みバッファと、及び第１、第２ダイオードにカップリングし、これらを介してさらにデータ出入力ピンに接続する。 - 特許庁

In the case of deploying an original bit map into a bit map 2 with high resolution, two sets of 3 lines adjacent to each other in a direction Y are scanned in a direction X to detect first and second edges E3, E4, and edges E27 to E29 extended in the direction Y are used to interpolate the lines.例文帳に追加

オリジナルのビットマップを高解像度のビットマップ２に展開する際に、Ｙ方向に隣接した３ラインをＸ方向にスキャンして第１のエッジＥ３と、第２のエッジＥ４を検出し、この間にＹ方向に伸びたエッジＥ２７〜Ｅ２９で補間する。 - 特許庁

The bit line contacts CB are respectively separated by a pitch Px equivalent to three times of the period (2HP) of the bit line BL on three parallel lines Ha, Hb and Hc having a pitch Py in the direction of word line and extending to the direction of bit line.例文帳に追加

ビット線コンタクトＣＢは、ワード線方向にピッチＰｙを有して、ビット線方向に延びる３本の平行線Ｈａ，Ｈｂ，Ｈｃ上に、それぞれ、ビット線ＢＬの周期（２ＨＰ）の３倍と等しいピッチＰｘだけ離隔して配置される。 - 特許庁

The sense-amplifying bit lines SABLn+1 serving as an M0 wiring under the bit line BLon+1 is connected to the sense-amplifying bit line SABLi+1 serving as the M1 wiring, through the wiring 43 serving as a CG wiring and the wiring 44 serving as the M0 wiring.例文帳に追加

ビット線ＢＬｏｎ＋１の下のＭ０配線としてのセンスアンプビット線ＳＡＢＬｎ＋１は、ＣＧ配線としての配線４３、Ｍ０配線としての配線４４を介してＭ１配線としてのセンスアンプビット線ＳＡＢＬｉ＋１に接続される。 - 特許庁

Second and third wiring layers 40 and 42 set to the ground potentials are provided which face each other through the bit lines of the first paired bit line BM/BM and the inter-layer insulating film 32, being the same layer as the second paired bit line BS/BS.例文帳に追加

第２のビット線対ＢＳ，／ＢＳと同層で、第１のビット線対ＢＭ，／ＢＭの各々のビット線と層間絶縁膜３２を介してそれぞれ対向し、互いにグランド電位に設定される第２，第３の配線層４０，４２を有する。 - 特許庁

In a step S1, a context generation register is subjected to '0' clearing, the first pixel (1A) of the previous line is stored in a bit 4 of the context generation register, the second pixel (1B) of the previous line is stored in a bit 3, and the first pixel (0A) of two lines previous is stored in a bit 0 respectively.例文帳に追加

ステップＳ１で、コンテクスト生成レジスタを“０”クリアしてから、コンテクスト生成レジスタのビット４に前ラインの先頭画素［１Ａ］を、ビット３に前ラインの次の画素［１Ｂ］を、ビット０に前々ラインの先頭画素［０Ａ］をそれぞれ格納しておく。 - 特許庁

Here, a three-layer metal structure is employed, the bit lines BL0-BL5 are formed with a first metal layer, the word lines WL0-WL2 and the source lines SL1-SL3 are formed with a second metal layer of its upper layer, and the power line 18A is formed with a third metal layer of its upper layer.例文帳に追加

ここで、３層メタル構造が採用され、ビット線ＢＬ0〜ＢＬ5は第１メタル層で、ワード線ＷＬ0〜ＷＬ2及びソース線ＳＬ1〜ＳＬ3は、その上層の第２メタル層で、電源線１８Ａはその上層の第３メタル層で形成されている。 - 特許庁

A plurality of memory cells are two-dimensionally disposed in two different directions together with connection regions 411, conductive bit lines 4010 extending in a first direction, conductive word lines 6030 extending in a second direction, and conductive control lines 6010 and 6020.例文帳に追加

複数のメモリセルは、接続領域４１１、第１の方向に延びる導電ビット線４０１０、第２の方向に延びる導電ワード線６０３０、および導電制御線６０１０，６０２０と共に２つの方向に２次元で配置されている。 - 特許庁

The mechanical switch is arranged in intersection parts between the plurality of word lines and the plurality of bit lines, and provided with a gate electrode connected to the word lines, a drain electrode formed separately from the gate electrode and connected to a capacitor, and a source electrode.例文帳に追加

機械的なスイッチは、該複数のワードラインと前記複数のビットラインとの交差部位に配置され、前記ワードラインそれぞれに接続したゲート電極と、該ゲート電極から離隔して形成され、キャパシタに接続したドレイン電極と、ソース電極とを備える。 - 特許庁

A semiconductor memory device includes word lines WLj and bit lines BLi which are formed to cross each other, and a memory cell array including memory cells MC disposed at crossing sections of these lines and configured by connecting diodes DI and variable resistors VR in series.例文帳に追加

互いに交差するように形成されたワード線ＷＬｊ及びビット線ＢＬｉと、これら配線の各交差部に配置され、ダイオードＤＩと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣを含むメモリセルアレイとを備える。 - 特許庁

Sense amplifiers SA1, SA2, SA3, SA4 in units connected to the bit lines BL1, BL2, BL3, BL4 switches successively a plurality of units synchronizing with a clock pulse and is started.例文帳に追加

ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接続されたユニット内のセンスアンプＳＡ１，ＳＡ２，ＳＡ３，ＳＡ４が、クロックパルスに同期して複数のユニットを順次切り替えて起動する。 - 特許庁

The first node of each memory cell and the second node which is the other end of the variable resistance element of this memory cell are connected to the bit lines different from each other.例文帳に追加

各メモリセルの第１ノードと、このメモリセルの抵抗変化素子の他端である第２ノードとは別々のビット線と接続される。 - 特許庁

Wiring that becomes a noise source is disposed on a first wiring track, and the bit lines are disposed on second, third, fourth, fifth and sixth wiring tracks.例文帳に追加

第１の配線トラックにノイズ源となる配線が配置され、第２、第３、第４、第５、第６の配線トラックにビット線が配置される。 - 特許庁

The data circuit 11 changes a potential transferred to the bit lines BL in accordance with a program order of the program data when the data are written.例文帳に追加

データ回路１１は、データ書き込み時に、ビット線ＢＬに転送する転送電位を、プログラムデータのプログラム順序に応じて変更する。 - 特許庁

Sub-threshold leakage current becomes the same value at the sets of each other, so that the potential levels of two complementary bit lines keep the same value.例文帳に追加

サブスレッショルドリーク電流は互いの組で同じ値となるため２本の互いに相補のビット線の電位レベルは同じ値を維持する。 - 特許庁

To provide self-aligned contacts which are improved in process margin by preventing the occurrence of short circuits between contacts for bit lines and contacts for storage electrodes.例文帳に追加

ビットライン用コンタクトとストレージ電極用コンタクトとの短絡を防止し、工程マージンが向上した自己整合コンタクトを形成する。 - 特許庁

Any one memory cell out of memory cells connected to these word lines is selected by a selecting transistor, and only the data is read out on a bit line.例文帳に追加

これらワード線に接続されたメモリセルのうちの何れかを選択トランジスタで選択して、そのデータだけをビット線上に読み出す。 - 特許庁

The sense amplifier arrays 148 each include a pair of bit lines blu, /blu, a sense amplifier part 102, a memory array part 101, and switch parts 114, 117.例文帳に追加

センスアンプアレイ１４８はビット線対ｂｌｕ、／ｂｌｕとセンスアンプ部１０２とメモリアレイ部１０１とスイッチ部１１４、１１７とを備える。 - 特許庁

For data reading, a pair of bit lines (BL and BLX) is precharged to a GND level and a dummy cell (14) is charged with a voltage VDD.例文帳に追加

データ読み出しに当たって、ビット線対（ＢＬ，ＢＬＸ）をＧＮＤレベルにプリチャージし、ダミーセル（１４）を電圧ＶＤＤで充電する。 - 特許庁

The memory arrays can have a plurality of global bit lines to reduce delays caused by resistance and capacitance on the wires.例文帳に追加

メモリアレイは、ワイヤの抵抗およびキャパシタンスに起因する遅延を減少させるために、複数のグローバルビット線を有することが可能である。 - 特許庁

In equalize-operation, the high voltage side driving line is switched to the second voltage (V2) (3), electric charges of bit lines are returned to the recycle capacitor.例文帳に追加

イコライズ動作では、高電圧側駆動線が第２電圧（Ｖ２）に切り替えられ（ ）、ビット線の電荷がリサイクルキャパシタに戻される（ＩＩ）。 - 特許庁

At this point of time, the bit lines BL, /BL are discharged by giving an equalizing signal EQ of the prescribed pulse width to a reset circuit 20.例文帳に追加

この時点で、リセット回路２０に所定パルス幅のイコライズ信号ＥＱを与えることにより、ビット線ＢＬ，／ＢＬを放電させる。 - 特許庁

Also, by setting a test mode, adjacent bit lines /BL are connected each other through a switch circuit 20j including an inverter 22j.例文帳に追加

また、試験モードの設定により、隣接するビット線／ＢＬ同士がインバータ２２_ｊを含むスイッチ回路２０_ｊを介して接続される。 - 特許庁

The number of lines per unit memory cell is reduced by sharing a bit line by a writing transistor and a reading transistor.例文帳に追加

書き込み用トランジスタと読み出し用トランジスタで、共通のビット線を使用することで、単位メモリセル当たりの配線数を削減する。 - 特許庁

The electric potential of these dummy bit lines is detected by a voltage detection circuit (52), and the timing for activating the sense amplifier (30) or the like is determined.例文帳に追加

これらのダミービット線の電位を電圧検出回路（５２）で検出して、センスアンプ（３０）の活性化などのタイミングを決定する。 - 特許庁

A sense amplifier (SA) 2 has a first sense node BLSA and a second sense node BBLSA connected to the pair of bit lines BL, BBL.例文帳に追加

センスアンプ（ＳＡ）２は、対をなすビット線ＢＬ，ＢＢＬに接続される第１及び第２のセンスノードＢＬＳＡ，ＢＢＬＳＡを有する。 - 特許庁

A pair of bit lines BL1 and XBL1 are connected to a sense amplifier SAMP through an N channel type transistor pair (switch SW1).例文帳に追加

センスアンプＳＡＭＰには、Ｎチャネル型トランジスタ対（スイッチＳＷ１）を介してビット線対ＢＬ１及びＸＢＬ１が接続されている。 - 特許庁

To accurately execute reading of a memory cell without discharging respective bit lines before reading, in a semiconductor nonvolatile memory.例文帳に追加

半導体不揮発性メモリにおいて、読み出し前に各ビット線をディスチャージしなくても、メモリセルの読み出しを正確に実行できるようにする。 - 特許庁

To accurately read data by increasing the potential difference between bit lines when reading the data stored in a ferroelectric memory.例文帳に追加

強誘電体メモリに記憶されたデータの読み出し時にビット線間の電位差をより大きくし、それによってデータを正確に読み出すこと。 - 特許庁

Two bit lines BL1 and BL2 of the SRAM cell are respectively set to a low voltage state (Low) and a high voltage state (High).例文帳に追加

ＳＲＡＭセルの２本のビット線ＢＬ１，ＢＬ２をそれぞれ低電圧状態（Ｌｏｗ）、高電圧状態（Ｈｉｇｈ）にする。 - 特許庁

Also, bit lines BL, /BL are charged to the power source potential VDD by a timing control circuit 60, after that, the word line WL is driven.例文帳に追加

また、タイミング制御回路６０によってビット線ＢＬ，／ＢＬを電源電位ＶＤＤに充電し，その後ワード線ＷＬを駆動する。 - 特許庁