「Bit-lines」に関連した英語例文の一覧と使い方(19ページ目) - Weblio英語例文検索

A plurality of source lines are connected respectively to the prescribed bit lines (input/output node) through a switch operated by a switch control circuit write operation or verifying operation.例文帳に追加

書き込み動作または検証動作において、複数のソース線は、スイッチ制御回路により動作するスイッチを介して所定のビット線（入出力ノード）にそれぞれ接続される。 - 特許庁

A memory cell array 1 is configured by arranging in matrix a plurality of memory cells storing data of two or more bits, and includes a plurality of bit lines and word lines connected to the memory cells.例文帳に追加

メモリセルアレイ１は、２ビット以上のデータを記憶する複数のメモリセルがマトリクス状に配置され、複数のメモリセルに接続される複数のビット線、及び複数のワード線を有している。 - 特許庁

The semiconductor device is formed at least on the top surface of the lower part of the body, and has the buried bit lines including metal silicide and word lines partially surrounding the upper part of the body.例文帳に追加

半導体装置は、少なくとも本体の下部の上部表面に形成され、金属シリサイドを含む前記埋立ビットライン及び前記本体の上部を部分的に包むワードラインを備える。 - 特許庁

A memory device includes an array portion of resistive memory cells organized in rows and columns, wherein the rows correspond to word lines and the columns correspond to bit lines.例文帳に追加

各行と各列とにて組織化された、抵抗メモリセルのアレイ部を含むメモリ装置に関するものであり、上記各行は各ワード線に対応し、上記各列は各ビット線に対応する。 - 特許庁

Word lines WL1, WL2,...,WL32 are arranged orthogonally to bit lines DQ in a NAND type flash memory cell unit, and a source line CS is connected electrically in common.例文帳に追加

ＮＡＮＤ型フラッシュメモリセルユニットのビットラインＤＱに対してワードラインＷＬ１，ＷＬ２，・・・，ＷＬ３２が直交して配置され、ソース線ＣＳは電気的に共通に接続されている。 - 特許庁

Transistors, word lines 3 and bit lines 6 are formed on a silicon substrate 1 and a conductive plug 5 formed by polysilicon is drawn out from one side of a diffusion layer 15 of each transistor.例文帳に追加

トランジスタとワード線３、ビット線６がシリコン基板１上に形成されており、そのトランジスタの拡散層１５の片側から、ポリシリコンで形成された導電性プラグ５が引き出されている。 - 特許庁

Bit lines BL and write-word lines WWL through which a data write-in current is made to flow are arranged along respectively a short side direction and a long side direction of the tunnel magnetic resistance element TMR.例文帳に追加

データ書込電流が流されるビット線ＢＬおよびライトワード線ＷＷＬは、トンネル磁気抵抗素子ＴＭＲの短辺方向および長辺方向にそれぞれ沿って配置される。 - 特許庁

When printing figures on a paper having frame lines drawn, the drawing command of the figures consist of the bit map data of the figures and information in which frame lines the figures can be stored.例文帳に追加

枠線が描画された紙に、数字を印刷する場合に、数字の描画コマンドは、数字のビットマップデータと、どの枠線の中に収まるかという情報により形成されている。 - 特許庁

Word lines (WLA, WLB) and bit lines (BLA, BLB) are arranged with arrangement directions replaced so that data array is orthogonally transformed to the access transistors (ATA, ATB).例文帳に追加

アクセストランジスタ（ＡＴＡ，ＡＴＢ）に対しては、データ配列を直交変換するように、ワード線（ＷＬＡ、ＷＬＢ）とビット線（ＢＬＡ、ＢＬＢ）とを配置方向を交換して配置する。 - 特許庁

The device also has a plurality of memory cells, a plurality of bit lines extending in a first direction, and a plurality of word lines extending in a second direction perpendicular to the first direction.例文帳に追加

また、複数のメモリセル、第１の方向に延在する複数のビット線、及び第１の方向と垂直な第２の方向に延在する複数のワード線を有することを特徴とする。 - 特許庁

A data storage device (8) including the resistive cross point array (10) of memory cells (12), a plurality of word lines (14), a plurality of bit lines (16), and a sense amplifier (24) which utilizes an injection charge amplifier (30) is disclosed.例文帳に追加

メモリセル(12)の抵抗性クロスポイントアレイ(10)と、複数のワード線(14)と、複数のビット線(16)と、注入電荷増幅器(30)を利用するセンス増幅器(24)とを含むデータ記憶装置(8)が開示される。 - 特許庁

A trench region is formed on the semiconductor substrate exposed by the word lines WL1', WL2', WL3' and the sub bit lines SBL1', SBL2', SBL3', SBL4'.例文帳に追加

複数のワードラインＷＬ１’、ＷＬ２’、ＷＬ３’及び複数の副ビットラインＳＢＬ１’、ＳＢＬ２’、ＳＢＬ３’、ＳＢＬ４’により露出する半導体基板にトレンチ領域を形成する。 - 特許庁

To provide a semiconductor device that has memory cells made compact even when bit lines and source lines are formed both extending in the same direction, and to provide a method of manufacturing the same.例文帳に追加

ビット線とソース線の両方を同じ方向に延在するように形成する場合であっても、メモリセルの小型化を実現し得る半導体記憶装置及びその製造方法を提供する。 - 特許庁

Especially, the ferroelectric capacitors fc1 and fc2 are provided above the silicon substrate 1 and below a metal wiring layer where bit lines BL and BLX or plate lines PL are formed.例文帳に追加

特に、該強誘電体キャパシタの対は、シリコン基板１よりも上の層であって、ビット線ＢＬ，ＢＬＸ又はプレート線ＰＬが形成される金属配線層よりも下の層に設けられる。 - 特許庁

This nonvolatile semiconductor memory device includes a memory cell array determined only by contact points between word lines and bit lines formed on a substrate.例文帳に追加

基板上にそれぞれ形成された一つのビットラインと一つのワードラインとの接点によって唯一に決定される一つのメモリセルを持つメモリセルアレイを含む不揮発性半導体メモリ素子。 - 特許庁

Two ferroelectric memory cells (MC) are arranged for every three word lines (WL0-WL5) in the row direction, and two ferroelectric memory cells are arranged for every three bit lines (BL0-BL5) in the column direction.例文帳に追加

強誘電体メモリセル（ＭＣ）を行方向において３本のワード線（ＷＬ０−ＷＬ５）あたり２つ、列方向において３本のビット線（ＢＬ０−ＢＬ５）あたり２つ配置する。 - 特許庁

Pairs of sub-word lines (SWLP) are selected simultaneously, memory cells (MC1, MC2) are coupled to each of pairs of bit lines (BL. ZBL), and sense operation is performed by a sense amplifier circuit (S/A).例文帳に追加

サブワード線の対（ＳＷＬＰ）を同時に選択し、ビット線対（ＢＬ，ＺＢＬ）それぞれにメモリセル（ＭＣ１，ＭＣ２）を結合して、センスアンプ回路（Ｓ／Ａ）によるセンス動作を行なう。 - 特許庁

The word lines 56, 57 and the bit line 55 are transmitted onto the memory cell 51 and are directed at least intrinsically perpendicular to each other.例文帳に追加

該語線５６、５７および該ビット線５５は、該メモリセル５１上に伝達され、少なくとも本質的に互いに垂直に向けられる。 - 特許庁

After this voltage is stored again in the reference cell, a SH2 signal is made 'high', and the bit lines are pre-charged sufficiently to a ground level.例文帳に追加

この電圧が基準セルに再記憶された後、ＳＨ２信号が「ハイ」となり、ビット線は接地レベルに十分プリチャージされる。 - 特許庁

REMOTE CONTROLLER OF PER-BIT VARIABLE LENGTH FRAME SCHEME INCORPORATING VOICE BAND FSK MODEM AVAILABLE IN TELEPHONE LINES OR THE LIKE例文帳に追加

電話回線等で利用できる、音声帯域のＦＳＫ変復調器を内蔵したビット単位可変長フレーム方式のリモートコントローラ - 特許庁

In this memory, tunnel magneto resistance elements TMRs constituting an MTJ (magnetic tunneling junction) memory cell are connected among sub-bit lines SBLs and straps SLs.例文帳に追加

ＭＴＪメモリセルを構成するトンネル磁気抵抗素子ＴＭＲは、サブビット線ＳＢＬとストラップＳＬとの間に接続される。 - 特許庁

The smallest space is provided with a value that causes no short circuit due to dielectric breakdown when the potential difference V1 is imparted between the bit lines.例文帳に追加

最小スペースは、ビット線間に電位差Ｖ１が与えられたときに、絶縁破壊による配線ショートが生じない値である。 - 特許庁

A semiconductor device having vertical pillar transistors including buried bit lines and having low resistance, and the manufacturing method thereof, are disclosed.例文帳に追加

埋立ビットラインを備えて低抵抗を有する垂直ピラートランジスタを含む半導体装置及びその製造方法が開示される。 - 特許庁

For a pair of bit lines BL and XBL, the power source modules 5a and 5b are disposed on the periphery of a side opposite a memory cell array part 3.例文帳に追加

１対のビット線BL，XBL に対して、メモリセルアレイ部３のそれぞれ反対側の周辺に電源モジュール５ａ，５ｂを設ける。 - 特許庁

The cell plate line CP is fixed to the potential roughly equal to the grounding potential (0V) and the bit lines BL0-BL1 are driven to positive and negative voltages.例文帳に追加

セルプレート線ＣＰを接地電位（０Ｖ）にほぼ等しい電位に固定して、ビット線ＢＬ０〜１を正負電圧に駆動する。 - 特許庁

To provide a semiconductor memory in which a short circuit between bit lines having a comparatively high resistance can be screened easily.例文帳に追加

比較的に抵抗の高いビット線間ショートを、スクリーニングし易くすることができる半導体記憶装置を提供することにある。 - 特許庁

When a depression Tr(transistor) due to excess erase exists on respective bit lines of the memory cell array, only '1' is outputted from the output data.例文帳に追加

メモリセルアレイの各ビット線に過消去によるディプレッションＴｒがあると、出力データからは"１"しか出力されない。 - 特許庁

The output of the logic gate changes state when a signal on one of the local read bit lines changes state.例文帳に追加

ローカル読み取りビット線の一つの信号により状態が変更されるときに、論理ゲートの出力が状態を変更する。 - 特許庁

To provide a semiconductor storage device which surely writes and reads data without increasing the number of bit lines.例文帳に追加

ビット線の本数を増やすことなく、データを確実に書き込み・読み出しすることのできる半導体記憶装置を提供する。 - 特許庁

The memory cells are formed on crossing parts of a pair of the bit line diffusion layers 2 and the insulation film 14 therebetween, with the word lines 3.例文帳に追加

メモリセルは、一対のビット線拡散層２及びその間の絶縁膜１４と、ワード線３との交差部分に構成される。 - 特許庁

And a differential amplifier 23 amplifies difference between signals outputted to the pair of bit lines BLtj and BLrj, and outputs it to an I/O line 24.例文帳に追加

そして、差動アンプ２３は、この一対のビット線ＢＬｔｊ，ＢＬｒｊに出力された信号の差を増幅し、Ｉ／Ｏ線２４に出力する。 - 特許庁

To provide a SRAM cell or the like in which a cost can be reduced by decreasing the number of bit lines being connected.例文帳に追加

接続するビットラインの数を減少させることにより、コストを低減することができるＳＲＡＭセル等を提供する。 - 特許庁

Then, the TRs 113 and 114 and the TRs 117 to 124 are turned on successively and bit lines 103 to 105 attain the negative voltage.例文帳に追加

そうすると、トランジスタ１１３，１１４およびトランジスタ１１７〜１２４が次々にオンし、ビット線１０３〜１０５が負電圧になる。 - 特許庁

The data is written by driving the source lines (SL0, SL1) successively to be selected and transmitting writing data to a corresponding bit line.例文帳に追加

ソース線（ＳＬ０，ＳＬ１）を順次選択状態へ駆動し、対応のビット線に書込データを伝達してデータの書込を行なう。 - 特許庁

On the other hand, potentials of bit lines BL0-BL4223 and a source line SL are raised to erasure prohibiting voltage Vera-Vf.例文帳に追加

一方、ビット線ＢＬ０〜ＢＬ４２２３およびソース線ＳＬの電位を消去禁止電圧Ｖｅｒａ−Ｖｆまで上昇させる。 - 特許庁

Two bit lines BL1, BL2 are connected to a ground potential line GND through third transistors S13, S23 respectively.例文帳に追加

２つのビット線ＢＬ１，ＢＬ２が、ぞれぞれ第３トランジスタＳ１３，Ｓ２３を介して接地電位線ＧＮＤに接続されている。 - 特許庁

A bit line diffusion region, shared by SRAM cells on adjacent word lines, may also be made a deep diffusion region.例文帳に追加

また、隣接するワード線上でＳＲＡＭセルが共用するビット線拡散領域も、深い拡散領域にすることができる。 - 特許庁

Stored data of a memory cell 10i,j connected to a word line WLi is outputted to bit lines BLj, /BLj.例文帳に追加

選択されたワード線ＷＬｉに接続されたメモリセル１０_ｉ，ｊの記憶データが、ビット線ＢＬｊ，／ＢＬｊに出力される。 - 特許庁

This current slightly raises/lowers the voltages in bit lines BL and BL' and further enlarges a potential difference therebetween.例文帳に追加

この電流は、ビット線ＢＬ及びＢＬ′の電圧をわずかに低下／上昇させ、両ビット線間の電位差をさらに拡大する。 - 特許庁

A MSA33 discriminates upper bits UPBIT/lower bits LWBIT of data based on potentials on four main bit lines.例文帳に追加

ＭＳＡ３３は４本の主ビット線上の電位をもとにデータの上位ビットＵＰＢＩＴ／下位ビットＬＷＢＩＴを判定する。 - 特許庁

Then, after comparing the N reference voltage lines with analog input voltage by the comparator 6, an N-bit serial pulse encode signal is generated by a shift register 7.例文帳に追加

そして、コンパレータ６でアナログ入力電圧と比較後、シフトレジスタ７でＮビットシリアルのパルスエンコード信号を発生する。 - 特許庁

When memory cells MU0, MU1 output a potential to bit lines BLU0, BLU1, switch transistors SWT0, SWT1 are turned on.例文帳に追加

メモリセルＭＵ0 ，ＭＵ1 がビット線ＢＬＵ0 ，ＢＬＵ1 に電位を出力するとき、スイッチトランジスタＳＷＴ0 ，ＳＷＴ1 をオンにする。 - 特許庁

When a sense amplifier SAU amplifies potential difference of the bit lines BLU0, BLU1, the switch transistors SWT0, SWT1 are turned off.例文帳に追加

一方、センスアンプＳＡＵがビット線ＢＬＵ0 ，ＢＬＵ1 の電位差を増幅するとき、スイッチトランジスタＳＷＴ0 ，ＳＷＴ1 をオフにする。 - 特許庁

One side electrodes of the resistor memory elements 1 of the adjacent two memory cells MC are connected to the bit lines BLA, BLB respectively.例文帳に追加

隣接する２つのメモリセルＭＣの抵抗体記憶素子１の一方電極をそれぞれビット線ＢＬＡ，ＢＬＢに接続する。 - 特許庁

In these areas, the hard mask (5) is used to form contact holes (13) which are self-aligned with the implanted buried bit lines.例文帳に追加

これらエリアでは、ハードマスク（５）は、注入埋め込みビット線と自己整合するコンタクトホール（１３）を形成するために使用される。 - 特許庁