「Bit-lines」に関連した英語例文の一覧と使い方(15ページ目) - Weblio英語例文検索

Thereby, complementary data signal is applied to the adjacent bit lines /BL conforming to the pattern signal PTN.例文帳に追加

これにより、隣接するビット線／ＢＬには、パターン信号ＰＴＮに従って相補的なデータ信号が印加される。 - 特許庁

As a result, the pitch of the second-layer interconnection M2 connected respectively to the bit lines can be reduced.例文帳に追加

この結果、これらのビット線にそれぞれ接続される第２層配線Ｍ２のピッチを縮小することができる。 - 特許庁

The semiconductor memory device includes an active area 12 and a plurality of first bit lines SABL formed in a semiconductor substrate.例文帳に追加

半導体記憶装置は、半導体基板内に形成された活性領域12、複数の第１ビット線SABLを含む。 - 特許庁

Bit lines BL1, BL2, BL3, BL4 are connected respectively to memory cells C11-C14, C21-C24, C31-C34, C41-C44.例文帳に追加

ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４はメモリセルＣ１１〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４１〜Ｃ４４にそれぞれ接続されている。 - 特許庁

Thus, the lowering of the level of the potential due to the coupling capacity generated between the bit lines BL, /BL can be recovered.例文帳に追加

これによって、ビット線ＢＬ、／ＢＬ間に生じるカップリング容量による、電位レベルの低下が回復される。 - 特許庁

To provide a DRAM of an MTBL system in which interference noise between bit lines is reduced and density is high.例文帳に追加

ビットライン間の干渉雑音を減少させると共に高密度なＭＴＢＬ方式のＤＲＡＭを提供する。 - 特許庁

Thereby, either of two signal lines can be used for confirming a logic state of the bit being addressed.例文帳に追加

それにより、どちらかの信号線が、アドレス指定されたビットの論理状態を確かめるのに使用され得る。 - 特許庁

In parallel to the above, sub-bit lines (LB00 to LBkm) are discharged by discharge elements (QD00 to QDkm).例文帳に追加

これに並行して、ディスチャージ素子（ＱＤ００〜ＱＤｋｍ）で副ビット線（ＬＢ００〜ＬＢｋｍ）をディスチャージする。 - 特許庁

Over a plurality of memory blocks, bit lines are electrically shortcircuited by a wiring line 1 in a center area.例文帳に追加

複数のメモリブロックにわたって、ビット線を中央領域において配線（１）により電気的に短絡する。 - 特許庁

To provide a memory circuit, a system, and a method of providing an equalized voltage on bit lines, relating to a semiconductor circuit.例文帳に追加

半導体回路に関するメモリ回路、システム、およびビット線イコライズ電圧の提供方法を提供する。 - 特許庁

Other terminals of the magnetic resistance elements R22a, R22b are connected to bit lines BL1a, BL1b respectively.例文帳に追加

磁気抵抗素子Ｒ２２ａ、Ｒ２２ｂの他方の端子はそれぞれビット線ＢＬ１ａ、ＢＬ１ｂに接続されている。 - 特許庁

A pair of bit lines BL and bBL of a memory cell array 1 are connected to a sense amplification circuit 2 via a transfer gate 4.例文帳に追加

メモリセルアレイ１のビット線対ＢＬ，ｂＢＬはトランスファゲート４を介してセンスアンプ回路２に接続される。 - 特許庁

A pair of bit lines connected every other one in sense amplifiers (SA) arranged in transverse one line is replaced alternately up and down.例文帳に追加

横一列に並ぶセンスアンプ（ＳＡ）の一つおきに、接続するビットライン対が上下で交互に入れ替わる。 - 特許庁

To increase the defect relief efficiency of a DRAM, etc., which is equipped with redundant bit lines and adopts a hierarchical IO line system.例文帳に追加

冗長ビット線を備え、かつ階層化ＩＯ線方式をとるＤＲＡＭ等の欠陥救済効率を高める。 - 特許庁

The multiplexer 121 receives a value of the other side of the bit lines 32, 34, and selects this value based on a value of a mode signal.例文帳に追加

マルチプレクサ(121)は、他方のビットライン(32,34)の値を受け取って、モード信号の値に基づいてこの値を選択する。 - 特許庁

To provide a method of manufacturing a semiconductor device with which RC delay can be reduced by decreasing capacitance between bit lines.例文帳に追加

ビットライン間のキャパシタンスを減らしてRCディレイを減らすことができる半導体素子の製造方法を提供する。 - 特許庁

The latch type sense amplifier 70 senses the complementary data based on potential difference of the complementary bit lines BLT, BLB.例文帳に追加

ラッチ型センスアンプ７０は、その相補ビット線ＢＬＴ，ＢＬＢの電位差に基づいて、相補データをセンスする。 - 特許庁

Dummy cells are arranged between the row decoder and the memory cell array in the column direction and dummy bit lines are connected to dummy cells.例文帳に追加

ローデコーダとメモリセルアレイ間にはダミーセルが列方向に配列され、ダミーセルにはダミービット線が接続されている。 - 特許庁

The Dummy BL and the Dummy/BL have wiring widths equal to bit lines in the memory cell array MCA.例文帳に追加

ＤｕｍｍｙＢＬとＤｕｍｍｙ／ＢＬとは、メモリセルアレイＭＣＡ内のビット線と同等の配線幅を有する。 - 特許庁

Then, bit lines 16 are formed on bottom faces of grooves 15, and first nitride films 19 are formed on sidewalls of the grooves 15.例文帳に追加

次いで、ビット線１６を、溝１５の底面に形成し、溝１５の側壁に第１窒化膜１９を形成する。 - 特許庁

A current is supplied to the write bit lines from a high voltage (VCC) higher than breakdown voltage of a cell transistor (CT).例文帳に追加

書込ビット線へは、セルトランジスタ（ＣＴ）の耐圧よりも高い高電圧（ＶＣＣ）から電流を供給する。 - 特許庁

Thereby, the number of bank selection lines is decreased, a cell array is shortened in the direction of bit, and cell array area can be reduced.例文帳に追加

これにより、バンク選択線を少なくし、セルアレイをビット方向に短くし、セルアレイ面積を削減できる。 - 特許庁

To prevent the occurrence of noise in bit lines due to an operation of a sense amplifier without exerting influence to access time.例文帳に追加

アクセス時間に影響を与えることなく、センスアンプの動作に伴うビット線のノイズの発生を防止する。 - 特許庁

This device is provided with a memory cell 1 holding ternary data of H, M, L, sense amplifiers 18a, 18b, a pair of bit line BL, /BL, sense amplifier side bit lines BL1, BL2 being nodes for holding data, sense amplifier side bit lines /BL1, /BL2 being nodes for referring, and transfer gates 16, 17, 19.例文帳に追加

Ｈ，Ｍ，Ｌの３値データを保持できるメモリセル１と、センスアンプ１８ａ，１８ｂと、ビット線対ＢＬ，／ＢＬと、データ保持用ノードとなるセンスアンプ側ビット線ＢＬ１，ＢＬ２と、参照用ノードとなるセンスアンプ側ビット線／ＢＬ１，／ＢＬ２と、各トランスファーゲート１６，１７，１９とを備えている。 - 特許庁

A dummy bit line sense amplifier area DUMMY BL S/A which is capable of dividing local input/output lines LIO and LIOB is provided in a bit line sense amplifier area 24 to enable to divide the local input/output lines LIO and LIOB by the bit line sense amplifier area 24.例文帳に追加

ローカル入出力ラインＬＩＯ，ＬＩＯＢを分割できるダミービットラインセンス増幅器領域ＤＵＭＭＹ ＢＬ Ｓ／Ａをビットラインセンス増幅器領域２４に設けて、ビットラインセンス増幅器領域２４でローカル入出力ラインＬＩＯ，ＬＩＯＢを分割できるようにする。 - 特許庁

A plurality of bit lines are separated into first and second bit line groups at the border of a selected memory cell column in a memory array at data write and read, and one of first and second voltages and the other are applied to the first and second bit lines groups, respectively.例文帳に追加

データ書込および読出時において、メモリアレイ内の選択メモリセル列を境界として複数のビット線を第１および第２のビット線群に分割し、第１のビット線群と第２のビット線群とをそれぞれ第１および第２の電圧の一方および他方と接続する。 - 特許庁

In a bit line current switching section 110, a plurality of pairs of bit lines are connected in series between the node N1 and the node Ns so that directions of a reciprocating current pulse formed respectively in the plurality of pairs of bit lines correspond to each of data levels of input data of a plurality of bits.例文帳に追加

ビット線電流切換部１１０は、複数のビット線対にそれぞれ形成される往復電流パスの方向が、複数ビットの入力データのデータレベルのそれぞれに対応するように、ノードＮ１とノードＮｓとの間に複数のビット線対を直列に接続する。 - 特許庁

A bit line voltage control circuit 3 includes coupling capacitors C1, C2 for bringing down the potentials by being combined to selection bit lines at the read, and NMOS transistors Q11, Q21 for alternatively connecting respective one ends N1, N2 of these capacitors to a pair of bit lines /BL, BL.例文帳に追加

ビット線電圧制御回路３は、読み出し時に選択ビット線に結合されてその電位を引き下げるためのカップリング用キャパシタＣ１、Ｃ２と、その一端Ｎ１、Ｎ２を選択的にビット線対／ＢＬ、ＢＬに接続するためのＮＭＯＳトランジスタＱ１１、Ｑ２１を有する。 - 特許庁

Also, each of sub-bit line is arranged in parallel to a signal line connected to six bank selection lines BSni and a main bit line, and a memory cell transistor can be selected by combining levels of two virtual GND lines VGi, VGi+1 arranged at a left side and a right side of this main bit line DGi.例文帳に追加

また、副ビット線のそれぞれを６本のバンク選択線ＢＳniに入力される信号および主ビット線に対して平行に配置され、この主ビット線ＤＧi の左右に配置された２本の仮想ＧＮＤ線ＶＧi 、ＶＧi+1 のレベルの組み合わせにより、メモリセルトランジスタを選択可能としている。 - 特許庁

At a retention test time, transistors Q21 and Q22 connected respectively to bit lines 2 and 3 are brought into an off state by a retention test signal RT, and one of the bit lines 2 and 3 is turned to a high impedance by a write driver 30 while '0' is outputted to the other bit line.例文帳に追加

リテンションテスト時に、リテンションテスト信号ＲＴによりビット線２，３にそれぞれ接続されたトランジスタＱ２１，Ｑ２２をオフ状態とするとともに、書き込みドライバ３０によりビット線２，３の一方をハイインピーダンスにし、かつ他方に「０」を出力するような構成とする。 - 特許庁

This device is provided with plural bit lines performing delivery and receipt of information with a memory cell, plural word lines WL selecting the memory cell taking out the information to the bit line, and spare word lines SWL relieving the word line connected to the memory cell which cannot take out the information normally.例文帳に追加

メモリセルと情報のやりとりを行う複数のビット線と、このビット線に情報を取り出すメモリセルを選択する複数のワード線ＷＬと、正常に情報を取り出すことができないメモリセルに接続されているワード線を救済するためのスペアワード線ＳＷＬとを具備する。 - 特許庁

Read sections (S/Am-1, S/Am, S/Am+1) simultaneously select a plurality of word lines (WL0 to WL15) in discrimination of the block (BLK), and read logical product of data of a plurality of second memory cells sharing respective bit lines (BLm-1, BLm, BLm+1) via the respective bit lines.例文帳に追加

読み出し部（Ｓ／Ａｍ−１、Ｓ／Ａｍ、Ｓ／Ａｍ＋１）は、ブロック（ＢＬＫ）の判別時に、複数のワード線（ＷＬ０〜ＷＬ１５）を同時に選択し、各ビット線（ＢＬｍ−１、ＢＬｍ、ＢＬｍ＋１）を共有する複数の第２のメモリセルのデータの論理積を各ビット線を介して読み出す。 - 特許庁

When refreshing requirement and data access instruction are performed for the same row, it is judged that which of refreshing and data access has been instructed earlier, and either of a pair of regular bit lines and a pair of refreshing bit lines are connected to internal data lines (IOL, /IOL), according to the judged result.例文帳に追加

リフレッシュ要求とデータアクセス指示が同一行に対して行なわれるとき、リフレッシュおよびデータアクセスのいずれが早く指示されたかを判断し、その判断結果にしたがって、正規ビット線対およびリフレッシュビット線対の一方を内部データ線（ＩＯＬ，／ＩＯＬ）に接続する。 - 特許庁

A semiconductor memory is provided with at least one memory array comprising many word lines sharing a bit line sense amplifier section, and a test circuit 14 activating simultaneously at least two word lines out of many word lines sharing the bit line sense amplifier section.例文帳に追加

半導体メモリ装置は、ビットラインセンスアンプ部を共有する多数のワードラインを含む少なくとも１つのメモリアレーと、テストモードにおいて、前記ビットラインセンスアンプ部を共有する多数本のワードラインのうち少なくとも２本のワードラインを同時に活性化させるテスト回路１４を具備する。 - 特許庁

The magnetic RAM using the Schottky diode includes a stacked structure of word lines, a resistance variation pattern, and bit lines and is characterized by that a resistance variation element pattern and the semiconductor layer pattern or the semiconductor layer pattern and bit lines form the Schottky diode.例文帳に追加

ワードライン、抵抗変化素子パターン、半導体層パターン及びビットラインの積層構造を含み、抵抗変化素子パターンと半導体層パターン又は半導体層パターンとビットラインはショットキーダイオードを形成することを特徴とするショットキーダイオードを用いたマグネチックＲＡＭである。 - 特許庁

To improve reliability for discrimination of read-out data and to increase integration density of a ferroelectric memory having many bit lines, plate electrode lines and word lines being perpendicular to each bit line, and having many unit cells connected to each line in M×N arrangement and each consisting of a transistor and a capacitor.例文帳に追加

多数本のビットライン、各ビットラインに垂直なプレート電極ラインとワードラインを有し、Ｍ×Ｎ配列で各ラインに接続されトランジスタとキャパシターからなる多数の単位セルを有する強誘電体メモリにおいて、読み出されるデータの判定信頼性を高め且つ高集積化を図る。 - 特許庁

The memory block B is equipped with: multiple memory cells C provided in matrix configuration; multiple sub bit lines BL provided for each column; multiple word lines WL provided for each column and row, and common to the multiple memory blocks B; and a switch circuit SC for connecting a corresponding main bit line GL to any of the multiple sub bit lines BL.例文帳に追加

メモリブロックＢは、行列状に設けられた複数のメモリセルＣと、列ごとに設けられた複数の副ビット線ＢＬと、列及び行ごとに設けられ、複数のメモリブロックＢに共通である複数のワード線ＷＬと、対応する主ビット線ＧＬを複数の副ビット線ＢＬのいずれかに接続するスイッチ回路ＳＣとを備える。 - 特許庁

This semiconductor memory has memory array structure, in which a plurality of word lines for selecting the prescribed memory cell and a plurality of bit lines are arranged in an intersectional state, and the memory is provided with two memory cells (e.g. MC1, MC2) constituting one bit and a sense amplifier connected electrically to each of the memory cells via bit lines.例文帳に追加

本発明の半導体記憶装置は、所定のメモリセルを選択するための複数本のワード線と複数本のビット線とが交差して配列されたメモリアレイ構造を有し、１ビットを構成する２つのメモリセル（たとえばＭＣ１、ＭＣ２）と、それらのメモリセルの各々にビット線を介して電気的に接続されたセンスアンプとを備えている。 - 特許庁

This memory device is provided with a pair of bit lines BLT/ BLB extending in a prescribed direction, a word line WL arranged to intersect with the pair of bit lines, and a memory cell 41 arranged between the pair of bit lines BLT/BLB and the word line WL and consisting of only two ferromagnetic capacitors 42a and 42b.例文帳に追加

このメモリ装置は、所定の方向に延びる１組のビット線対ＢＬＴ／ＢＬＢと、ビット線対ＢＬＴ／ＢＬＢと交差するように配置されたワード線ＷＬと、ビット線対ＢＬＴ／ＢＬＢとワード線ＷＬとの間に配置され、２つの強誘電体キャパシタ４２ａおよび４２ｂのみからなるメモリセル４１とを備えている。 - 特許庁

A NOR type flash memory 1 is provided with bit lines BL to which a plurality of nonvolatile memory cells MC1 to MC4 in which data can be re-written electrically are connected, a voltage detection type sense amplifier VSA provided corresponding to the bit lines BL, and a selection transistor SQ provided between connection paths of the bit lines BL and the voltage detection type sense amplifier VSA.例文帳に追加

ＮＯＲ型フラッシュメモリ１は、電気的にデータの書き換えが可能な複数の不揮発性のメモリセルＭＣ１ないしＭＣ４が接続されたビット線ＢＬと、ビット線ＢＬに対応して備えられる電圧検出型センスアンプＶＳＡと、ビット線ＢＬと電圧検出型センスアンプＶＳＡとの接続経路間に備えられる選択トランジスタＳＱとを備える。 - 特許庁

The read circuit 12 has a detection circuit 121 that is connected to one of the pair of divided bit lines BBL, /BBL and adopts a one-side bit line read system.例文帳に追加

読み出し回路１２は、分割ビット線対ＢＢＬ、／ＢＢＬのいずれか一方に接続され片側ビット線読み出し方式を採用する検知回路１２１を備えている。 - 特許庁

A pair of mutually adjacent local bit lines BL in a memory mat MM are connected to one global bit line GBL at one end of the memory mat MM in its columnar direction.例文帳に追加

メモリマットＭＭ内の互いに隣接する一対のローカルビット線ＢＬは、メモリマットＭＭの列方向の一端部で１本のグローバルビット線ＧＢＬに接続される。 - 特許庁

Sense bit lines 21A, 21B are disposed in a bit arraying direction for a pair of magneto-resistive elements 12A, 12B constituting one memory cell 12, and a reading current is supplied.例文帳に追加

１つの記憶セル１２をなす一対の磁気抵抗効果素子１２Ａ，１２Ｂごとにビット列方向に沿ってセンスビット線２１Ａ，２１Ｂを設け、読出電流を供給する。 - 特許庁

To reduce time required for testing of an open failure and a short circuit failure between adjacent bit lines without providing a broken line testing register for each bit line.例文帳に追加

断線検査用レジスタをビット線ごとに設けることなく、オープン不良および隣接ビット線間のショート不良の検査にかかる時間を短縮できるようにする。 - 特許庁

In the bit line pair BLP, the bit lines BL and /BL are formed using different metallic wiring layers so as to hold a magnetic tunnel junction part MTJ in a vertical direction.例文帳に追加

ビット線対ＢＬＰは、ビット線ＢＬおよび／ＢＬは、異なる金属配線層を用いて、磁気トンネル接合部ＭＴＪを上下方向に挟むように形成される。 - 特許庁