「Bit-lines」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

Ends of the plurality of bit insulating films 12 are arranged at positions not beyond side face positions of the word lines 6, closest to the bit line contacts 8, on sides close to the bit line contacts 8 in plan view.例文帳に追加

複数のビット線絶縁膜１２の端部は、平面的に見て、ビット線コンタクト８に最も近いワード線６のビット線コンタクト８に近い側の側面位置を越えない位置に配置されている。 - 特許庁

Because both of the control signals BLEQ and BLPR change with reverse phase mutually, the coupling capacitance, between the bit line equalizing control signal line BLEQ and the bit lines BL and NBL, and the coupling capacitance, between the bit line precharge control signal line BLPR and the bit lines BL, NBL, are offset.例文帳に追加

前記両制御信号ＢＬＥＱ、ＢＬＰＲが互いに逆相に変化するので、ビット線イコライズ制御信号線ＢＬＥＱとビット線ＢＬ、ＮＢＬとの間のカップリング容量と、ビット線プリチャージ制御信号線ＢＬＰＲとビット線ＢＬ、ＮＢＬとの間のカップリング容量とが相殺される。 - 特許庁

Semiconductor memory includes: selector elements configured to turn one main bit line on at different timing to each other; and sub bit lines coupled to each of the selector elements; a memory cell coupled to each of the sub bit lines, and a constant electric potential line juxtaposed to the main bit line and coupled to a constant electric potential.例文帳に追加

１つの主ビット線に互いに異なるタイミングでオン駆動するセレクタ素子及び当該セレクタ素子のそれぞれに接続された副ビット線を介して当該副ビット線のそれぞれにメモリセルが接続され、当該主ビット線に並置されるとともに固定電位に接続された固定電位線が設けられていること。 - 特許庁

Thereby, a charging time at the time of pre-charge of a bit line and a discharge time at the time of reading out data are shortened, while, malfunction caused by increment of capacity between bit lines is prevented and interval between bit lines can be shortened as much as possible by dropping a potential of a bit line to the ground potential.例文帳に追加

これにより、ビット線プリチャージ時の充電時間とデータ読み出し時の放電時間を短縮するとともに、プリチャージおよび読み出しに関係の無い隣接するビット線を接地電位に落とすことで、ビット線間容量の増大に起因した誤動作もなく、ビット線間の間隔を可能な限り短くすることができる。 - 特許庁

For example, a DRAM includes sense amplifier outside bit lines BL0T and BL0B connected to a memory cell, sense amplifier inside bit lines BIT and BIB connected to a sense amplifier, and a transfer gate which connects and separates BL0T and BL0B to and from BIT and BIB in accordance with a transfer gate control signal TG0.例文帳に追加

例えば、ＤＲＡＭにおいて、メモリセルに接続されるセンスアンプ外部ビット線ＢＬ０Ｔ，ＢＬ０Ｂと、センスアンプに接続されるセンスアンプ内部ビット線ＢＩＴ，ＢＩＢと、ＢＬ０Ｔ，ＢＬ０ＢとＢＩＴ，ＢＩＢとをトランスファーゲート制御信号ＴＧ０に応じて接続・分離するトランスファーゲートとを設ける。 - 特許庁

Block transistors BT010, BT001 are provided respectively among the main bit line MBL-0 and respective sub-bit lines SBL-0-0, 1 and moreover inhibit transistors IT010, IT001 each of which selectively applies a prescribed inhibit potential to each sub-bit line are connected to respective sub-bit lines SBL-0-0, 1.例文帳に追加

ブロックトランジスタＢＴ０１０，ＢＴ００１は、主ビット線ＭＢＬ−０と各副ビット線ＳＢＬ−０−０，１との間にそれぞれ設けられており、さらに、各副ビット線ＳＢＬ−０−０，１には、各副ビット線に所定のインヒビット電位を選択的に印加するインヒビットトランジスタＩＴ０１０，ＩＴ００１が接続されている。 - 特許庁

A semiconductor storage device comprises: plural bit lines; plural word lines; a source line; a magnetic tunnel junction element and a transistor connected in series between the bit lines and the source line; and a sense amplifier which detects data stored in the magnetic tunnel junction element.例文帳に追加

半導体記憶装置は、複数のビット線と、複数のワード線と、ソース線と、ビット線と前記ソース線との間に直列に接続された磁気トンネル接合素子およびトランジスタと、磁気トンネル接合素子に格納されたデータを検出するセンスアンプとを備える。 - 特許庁

To miniaturize the constitution and to achieve low power consumption of a semiconductor memory in which word lines are made a hierarchical state and a block state, and a load circuit of bit lines is arranged at a reverse side to a write-in/read-out of bit lines.例文帳に追加

この発明は、ワード線が階層化、ブロック化され、メモリセルアレイに対してビット線の負荷回路がビット線の書き込み／読み出し回路と逆側に配置された半導体記憶装置における構成の小型化、低消費電力化を達成することを課題とする。 - 特許庁

Respective switches 103 provided respectively at respective pairs of bit lines BL, XBL switch and control connection and no-connection of the pair of bit lines BL, XBL and either of the pair of data lines DL, XDL according to a signal of any one column selection YS.例文帳に追加

各ビット線対ＢＬ，ＸＢＬにそれぞれ設けられた各コラムスイッチ１０３は、当該ビット線対ＢＬ，ＸＢＬといずれかのデータ線対ＤＬ，ＸＤＬとの接続・非接続を、いずれか１つのコラム選択ＹＳの信号に従って切替制御する。 - 特許庁

A ferroelectric memory has a plurality of word lines WL, a plurality of bit lines BL intersecting orthogonally with them, a plurality of memory cells MC arranged at the intersections and having ferroelectric capacitors C1, C2 and capacitors Cc for correction which can be connected to the bit lines.例文帳に追加

強誘電体メモリにおいて、複数のワード線ＷＬと、それに交差する複数のビット線ＢＬと、それらの交差位置に配置され、強誘電体キャパシタＣ１，Ｃ２を有する複数のメモリセルＭＣと、ビット線に接続可能な修正用キャパシタＣｃとを有する。 - 特許庁

After separation of these bit lines BL0-BL7, reference line, and virtual GND lines VG0-VG7, access can be performed by CAS latency 3 by performing pre-charge operation of the bit lines BL0-BL7 and the virtual GND lines VG0-VG7 by a VREF potential supply circuits 2, 4 and amplifying operation of the sense amplifier 12 in parallel.例文帳に追加

このビット線ＢＬ0〜ＢＬ7,リファレンス線およびバーチャルＧＮＤ線ＶＧ0〜ＶＧ7の切り離し後、ＶREF電位供給回路２,４によるビット線ＢＬ0〜ＢＬ7,バーチャルＧＮＤ線ＶＧ0〜ＶＧ7のプリチャージ動作とセンスアンプ１２による増幅動作とを並行して実行することによって、ＣＡＳレイテンシー３でアクセスが可能となる。 - 特許庁

A memory device comprises a memory cell array 1 in which the resistance change type memory cells M are arranged in a matrix, word lines W_1 to W_m, bit lines B_1 to B_n, plate electrode lines P_1 to P_n, and a transistor T.例文帳に追加

メモリ装置は、抵抗変化型のメモリセルＭがマトリックス状に配置されたメモリセルアレイ１と、ワード線Ｗ_1〜Ｗ_mと、ビット線Ｂ_1〜Ｂ_nと、プレート電極線Ｐ_1〜Ｐ_nと、トランジスタＴとを有する。 - 特許庁

Each memory segment 11 has a second data bus DQAn including a larger number of signal lines than the first data bus DQn wherein the signal lines are connected with respective bit lines of a memory sub-array 13.例文帳に追加

各メモリセグメント１１は第１のデータバスＤＱｎよりも信号線の本数が多い第２のデータバスＤＱＡｎを備え、この信号線はメモリサブアレイ１３のビット線とそれぞれ接続されている。 - 特許庁

Also, Y reading data lines on which a reading data current passes in reading data, and Y connection control sections are established by combining electrically Y bit lines and Y reading data lines per each group.例文帳に追加

また、データ読出時に、データ読出電流が通過するＹ本の読出データ線を設けて、各グループ毎にＹ本のビット線とＹ本の読出データ線とを電気的に結合するＹ個の接続制御部を設ける。 - 特許庁

The nonvolatile storage device provided with a plurality of bit lines 17, a plurality of word lines 18, a plurality of memory cells 15, a plurality of source lines 19, a current source 6, and a voltage control part 14 is used.例文帳に追加

複数のビット線１７と複数のワード線１８と複数のメモリセル１５と複数のソース線１９と電流源６と電圧制御部１４とを具備する不揮発性記憶装置を用いる。 - 特許庁

Each cell array includes a plurality of word lines WL, a plurality of bit lines BL disposed to cross these word lines WL, and cells in each of which a non-ohmic element SD and a variable resistance element VR are connected in series.例文帳に追加

セルアレイは、複数のワード線ＷＬと、ワード線ＷＬと交差する複数のビット線ＢＬと、非オーミック素子ＳＤと可変抵抗素子ＶＲが直列接続されたセルとを有する。 - 特許庁

A control lines group includes a plurality of first common lines (e.g. bit lines BLs) connecting sides of one end in common to the row and column directions and a plurality of second common lines (e.g. source lines SLs) similarly connecting sides of other end in common with respect to a plurality of magnetic memory elements.例文帳に追加

制御線群は、複数の磁気メモリ素子に対し、一端側を行方向および列方向に共通接続する複数の第１共通線（例えばビット線ＢＬ）と、他端側を同様に共通接続する複数の第２共通線（例えばソース線ＳＬ）を含む。 - 特許庁

Redundant circuits 11 to 15 are provided corresponding to memory blocks 1 to 5, bit lines BL0 to 15 are prescribed to the memory blocks, and spare bit lines SBL1 and 2 are prescribed to the redundant circuits 11 to 15.例文帳に追加

メモリブロック１〜５に対応してそれぞれ冗長回路１１〜１５が設けられており、メモリブロックにはビット線ＢＬ０〜１５が規定され、冗長回路１１〜１５にはスペアビット線ＳＢＬ１及び２が規定されている。 - 特許庁

The memory cell array of the semiconductor device includes local bit lines LBL1-LBL4 and global bit lines GBL1-GBL4, switches S1, S2, sense amplifiers SA1, SA2 on both sides, and switches S3, S4.例文帳に追加

本発明の半導体装置のメモリセルアレイにおいて、ローカルビット線ＬＢＬ１〜ＬＢＬ４及びグローバルビット線ＧＢＬ１〜ＧＢＬ４と、スイッチＳ１、Ｓ２と、両側のセンスアンプＳＡ１、ＳＡ２と、スイッチＳ３、Ｓ４を備えている。 - 特許庁

To prevent reading data processing from becoming uncertain which is to be generated when the load of write-in bit lines is placed on read-out bit lines at the time of performing simultaneous reading and writing operations to the same row address in a memory having a plurality of ports.例文帳に追加

複数のポートを有するメモリにおける同一ロウアドレスに対する、同時リードライト動作時に、読出しビット線へ書込みビット線の負荷が上乗せされることによりデータ処理が不確実になることを防ぐ。 - 特許庁

The PMOS sense circuit 1 is connected to bit lines BL and /BL, and the NMOS sense circuit 2, the precharge circuit 3, the dummy cell circuit 4, and the column selection circuit 5 are connected to local bit lines LBL and /LBL.例文帳に追加

ビット線ＢＬ及び／ＢＬにＰＭＯＳセンス回路１が接続され、ローカルビット線ＬＢＬ及び／ＬＢＬにＮＭＯＳセンス回路２、プリチャージ回路３、ダミーセル回路４、及びカラム選択回路５が接続される。 - 特許庁

This circuit is controlled with the first bit and word lines, and further provided with a clear logic circuit for setting a memory element to a first value when the first bit and word lines are active.例文帳に追加

また、この回路は、第１のビット線及び第１のワード線によって制御され、前記第１のビット線及び前記第１のワード線が活動状態の場合、メモリ素子を第１の値に設定するクリア論理回路を備える。 - 特許庁

It is sufficient to conduct in one lithography step to form electrical contacts, because the stacked capacitors are on the same plane as bit lines and the stacked capacitors are located in a insulating material provided between the bit lines.例文帳に追加

スタック型キャパシタはビット線と同一平面上にあり、またスタック型キャパシタはビット線間に設けられた絶縁材料中に位置するので、電気コンタクトを形成するには１回のリソグラフィ・ステップを使用すればよい。 - 特許庁

The dummy cells having the low threshold value voltage and located adjacent to a selection memory cell column are selected and source side local bit lines (SLB0 to SLB3) of the selection memory cell are coupled to global bit lines (GBLm1 to GBL3) through the dummy cells.例文帳に追加

選択メモリセル列に隣接する低しきい値電圧のダミーセルを選択し、その選択メモリセルのソース側ローカルビット線（ＳＬＢ０−ＳＬＢ３）をダミーセルを介してグローバルビット線（ＧＢＬｍ１−ＧＢＬ３）に結合する。 - 特許庁

Amplitude of a separation control signal (BLIL, BLIR) given to bit line separation gates (BIGL, BIGR) connected to bit lines and sense amplifiers (SA) is limited, word lines are driven by a negative voltage/non-boosting system.例文帳に追加

ビット線とセンスアンプ（ＳＡ）に接続するビット線分離ゲート（ＢＩＧＬ，ＢＩＧＲ）へ与えられる分離制御信号（ＢＬＩＬ，ＢＬＩＲ）の振幅を制限し、ワード線は、負電圧／非昇圧方式で駆動する。 - 特許庁

To more hasten the discharge start timing of unwanted charges to speed up the access time in a semiconductor memory which reads data with a voltage applied to bit lines while unwanted charges accumulated on the bit lines, etc., are discharged.例文帳に追加

ビット線等に蓄積された不要電荷を放電してからビット線に電圧を印加してデータを読み出す半導体メモリ装置において、不要電荷の放電開始タイミングをより早くし、アクセス時間の高速化を図る。 - 特許庁

Also, potentials of bit lines BL9, BL10 are brought into the writing potential VCCW and potentials of bit lines BL7, BL8 are brought into the grounding potential GND by a switch controlling circuit 31 and a feeding circuit SU1.例文帳に追加

また、スイッチ制御回路３１および供給回路ＳＵ１により、ビット線ＢＬ９およびＢＬ１０の電位が書込電位ＶＣＣＷになり、ビット線ＢＬ７およびＢＬ８の電位が接地電位ＧＮＤになる。 - 特許庁

A first pair of bit lines connected to a first sense amplifier are formed of a first wiring layer, and a second pair of bit lines connected to a second sense amplifier are formed of a second wiring layer different from the first wiring layer.例文帳に追加

第１のセンスアンプに接続される第１対のビット線は、第１配線層で形成され、第２のセンスアンプに接続される第２対のビット線は、第１の配線層と異層の第２配線層で形成される。 - 特許庁

The sense amplifier 400 includes; a pair of input bit lines 411 and 412; a pair of output data lines 421 and 422; a pair of bit line transistors 461 and 462; and a pair of data line pulldown transistors 441 and 442.例文帳に追加

センス増幅器４００は、一対の入力ビットライン４１１、４１２と、一対の出力データライン４２１、４２２と、一対のビットライントランジスタ４６１、４６２と、一対のデータラインプルダウントランジスタ４４１、４４２とを含む。 - 特許庁

The replica bit lines are mutually connected in common, the input terminals of the inverters are respectively connected to the replica bit lines, and the output terminals of the inverters are mutually connected in common, so that a sense amplifier enable signal is generated.例文帳に追加

更に、レプリカ・ビット線同士は共通に接続され、インバータの入力端子はレプリカ・ビット線にそれぞれ接続され、インバータの出力端子同士は共通に接続されてセンスアンプイネーブル信号が生成される。 - 特許庁

A twin cell unit (MU) is constituted of two DRAM cells (MCa, MCb) by leaving a space of one row between them in the direction of row, and pairs of bit lines are constituted by bit lines arranged every other column and coupled to sense amplifier circuits (3R0, 3R2, 3L1, 3L3).例文帳に追加

ツインセルユニット（ＭＵ）を、行方向において１行間をおいた２個のＤＲＡＭセル（ＭＣａ，ＭＣｂ）で構成し、かつ１列おきのビット線によりビット線対を構成してセンスアンプ回路（３Ｒ０，３Ｒ２，３Ｌ１，３Ｌ３）に結合する。 - 特許庁

In a memory cell array 1, a plurality of wordlines WL0-WL31, a plurality of bit lines BL0e-BL8ko, a plurality of memory cells MC connected with a plurality of wordlines and a plurality of bit lines are arranged.例文帳に追加

メモリセルアレイ１には、複数のワード線ＷＬ０〜ＷＬ３１と、複数のビット線ＢＬ０ｅ〜ＢＬ８ｋｏと、複数のワード線及び複数のビット線に接続された複数のメモリセルＭＣが配置されている。 - 特許庁

The two signal lines of the M/2 bit signal line bits are wired so that the number of the signal lines is reduced as the signal lines recede from the respective start points and the remaining signal lines are biassed along with this to be shifted closer to the array of the heater element.例文帳に追加

当該２つのＭ／２ビットの信号線ビットの信号線を、それぞれの始点から遠ざかるに従って数を減じて行き、これに伴って残余の信号線が偏倚して発熱素子の配列に近くづいてゆくよう配線する。 - 特許庁

A sequence of layers of metallic lines includes a layer of bit lines 4 running in a second direction substantially orthogonal to the first direction followed by data lines 6 running in the second direction, and then word lines 8 running in the first direction.例文帳に追加

金属ラインの一連の層は、第１の方向と実質的に直交する第２の方向に走るビット・ライン４の層を含み、その後に、第２の方向に走るデータ・ライン６を含み、そして、次に、第１の方向に走るワード・ライン８を含んで、提供される。 - 特許庁

A potential difference generated between the bit lines in this way is sensed and amplified by a sense amplifier (12) and data are read out.例文帳に追加

こうして生じたビット線間の電位差はセンスアンプ（１２）によって検知・増幅され、データが読み出される。 - 特許庁

In the read circuit, a current adjusting circuit is connected to bit lines BL and a reference line RL.例文帳に追加

本発明に係わる読み出し回路は、ビット線ＢＬ、リファレンス線ＲＬに電流調整回路を接続する。 - 特許庁

The OUM 100 comprises bit lines 9 electrically connected to the memory layer 6 and extended in a predetermined direction.例文帳に追加

ＯＵＭ１００は、記憶層６に電気的に接続されて所定の方向に延びるビット線９を備える。 - 特許庁

A third data bit can be transmitted by two D.C levels supplied by two pairs of data lines.例文帳に追加

２対のデータ線によって供給される２つのＤＣレベルにより、第３のデータビットを伝送することができる。 - 特許庁

A sense amplifier circuit SA is connected to the dummy bit lines Dummy BL and Dummy/BL, while a data line DQ is not connected.例文帳に追加

そしてダミービット線ＤｕｍｍｙＢＬ，Ｄｕｍｍｙ／ＢＬにセンスアンプ回路ＳＡを接続し、データ線ＤＱを接続しないようにしている。 - 特許庁

That is, bit lines 1 are arranged in zigzag so that the channel region of each cell can be arranged so as to be checked.例文帳に追加

即ち、ビット線１をジグザグ上に配置することで、各セルのチャネル領域を市松模様状に配置する。 - 特許庁

TMR-memory cells 1 to 4 and 5 to 8 are interposed between a bit line BL and word lines WL1 and WL2, respectively.例文帳に追加

ビット線ＢＬとワード線ＷＬ１，ＷＬ２との間に、それぞれＴＭＲ−メモリセル１〜４，５〜８がある。 - 特許庁

A sense amplifier 2b detects data held in memory cells MC on the basis of a current flowing through the bit lines BL.例文帳に追加

センスアンプ回路２ｂは、ビット線ＢＬに流れる電流に基づいてメモリセルＭＣの保持データを検出する。 - 特許庁

To provide a nonvolatile semiconductor memory device which prevents excessive current from flowing in charging bit lines.例文帳に追加

ビット線の充電時に過大な電流が流れることを防止する不揮発性半導体記憶装置を提供する。 - 特許庁

A memory cell matrix 11 of a SRAM 10 includes memory cells C0a, C0b connected to the same pair of bit lines BL0z, BL0x.例文帳に追加

ＳＲＡＭ１０のメモリセルマトリックス１１は、同じビット線対ＢＬ０ｚ，ＢＬ０ｘに接続されたメモリセルＣ０ａ，Ｃ０ｂを含む。 - 特許庁

TECHNIQUE FOR PRE-CHARGING BIT LINES FOR DRAM ARRAY, SENSE AMPLIFIER, AND INTEGRATED CIRCUIT DEVICE IN WHICH DRAM ARRAY IS INCORPORATED例文帳に追加

ＤＲＡＭアレイ用ビット線プリチャージ手法およびセンスアンプ、ならびにＤＲＡＭアレイを組込んだ集積回路装置 - 特許庁