「Bit-lines」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

Memory cells are arranged respectively at intersection positions of word lines and the first bit lines 1BL formed in each cell array block B0∼B7.例文帳に追加

各セルアレイブロックＢ０〜Ｂ７内に形成されたワード線ＷＬと第１ビット線１ＢＬとの交点位置に、メモリセルＭＣを配置する。 - 特許庁

The gates of each of the cell transistors of the plurality of memory cells connected between the two bit lines are connected to mutually different word lines.例文帳に追加

２本のビット線間に接続された複数のメモリセルのそれぞれのセルトランジスタのゲートは、互いに異なるワード線に接続されている。 - 特許庁

Also, bit lines 13 having the same number as the number of lines of the memory 21 cells are connected respectively to connection points of sources and drains of the memory cells 21.例文帳に追加

また、メモリセル２１の列数と同数のビット線１３がメモリセル２１のソースとドレインとの接続点に夫々接続されている。 - 特許庁

The memory cells MC are formed at the crossing points of bit lines BL extending in the X direction and word lines WL extending in the Y direction.例文帳に追加

Ｘ方向に延びるビット線ＢＬとＹ方向に延びるワード線ＷＬとの交点位置にメモリセルＭＣが形成されている。 - 特許庁

A plurality of memory cells 10, ... of 2-transistor configuration are arranged between each pairs of bit lines BL1, ... and control lines CL1, ....例文帳に追加

複数個のメモリセル１０，・・・は、直列に接続され、且つ、１つおきにビット線ＢＬ１，・・・と制御線ＣＬ１，・・・とにコンタクトが取られている。 - 特許庁

A memory cell array 1 includes a plurality of memory cells MC which are formed at intersections of a plurality of word lines WL and a plurality of bit lines BL.例文帳に追加

メモリセルアレイ１は、複数のワード線ＷＬと複数のビット線ＢＬの交点に形成された複数のメモリセルＭＣを有する。 - 特許庁

A multiplexer and de-multiplexer 8 connects a half number of bit lines to global data lines GDL/NGDL <543:0> depending on row predecode signal AX <0>.例文帳に追加

マルチプレクサ・デマルチプレクサ８は、ロウプリデコード信号ＡＸ＜０＞に応じて、１／２の本数のビット線をグローバルデータ線ＧＤＬ／ＮＧＤＬ＜５４３：０＞に接続する。 - 特許庁

The multi-valued ROM includes a ROM cell transistor Tr, a plurality of bit lines BT1-BT3, and first metal lines 31-44.例文帳に追加

多値ＲＯＭセルは、ＲＯＭセルトランジスタＴｒと、複数のビット線ＢＴ１〜ＢＴ３と、第１金属配線３１〜４４とを具備している。 - 特許庁

To screen a memory cell which applies disturbance to other memory cells sharing bit lines and source lines during a memory cell writing operation.例文帳に追加

メモリセルに書き込み動作を行う時、ビット線及びソース線を共通にする他のメモリセルにディスターブを与えるメモリセルをスクリーニングする。 - 特許庁

The memory cells 15 are disposed at the points of intersection between the bit lines 17 and the word lines 18, and writing is executed by a constant current.例文帳に追加

メモリセル１５はビット線１７とワード線１８との交点に設けられ、定電流で書き込まれる不揮発性記憶素子である。 - 特許庁

A non-volatile semiconductor memory is constituted of a plurality of memory cell strings connected to a plurality of bit lines and comprising a plurality of memory cell transistors of which gates are connected to a plurality of word lines, and a plurality of registers corresponding to bit lines.例文帳に追加

不揮発性半導体メモリ装置は、複数のビットラインに連結され、ゲートが複数のワードラインに連結された複数のメモリセルトランジスタを含む複数のメモリセルストリングと、ビットラインに対応する複数のレジスタとで構成される。 - 特許庁

The ferroelectric memory device is provided with; first and second bit lines to which a plurality of memory cells are connected; a sense amplifier connected to the first and the second bit lines; and a switch which disconnects at least one of the first and the second bit lines from the sense amplifier when the first and the second bit lines are in a short circuit state.例文帳に追加

複数のメモリセルが接続された第１のビット線及び第２のビット線と、第１のビット線及び第２のビット線に接続されたセンスアンプと、第１のビット線と第２のビット線が短絡状態にあるときに、第１のビット線及び第２のビット線の少なくとも一方をセンスアンプから切り離すスイッチと、を備えたことを特徴とする強誘電体メモリ装置。 - 特許庁

The semiconductor device includes: a sense amplifier SA amplifying potential difference of global bit lines GBL1, GBL2; a plurality of hierarchical switches SW connected to the global bit lines GBL1, GBL2; memory mats MAT1, MAT2 including a plurality of local bit lines connected respectively to the global bit lines GBL1, GBL2 through the hierarchical switch SW; and a control circuit activating the hierarchical switch SW.例文帳に追加

グローバルビット線ＧＢＬ１，ＢＧＬ２の電位差を増幅するセンスアンプＳＡと、グローバルビット線ＧＢＬ１，ＢＧＬ２に接続された複数の階層スイッチＳＷと、階層スイッチＳＷを介してグローバルビット線ＧＢＬ１，ＧＢＬ２にそれぞれ接続される複数のローカルビット線を含むメモリマットＭＡＴ１，ＭＡＴ２と、階層スイッチＳＷを活性化させる制御回路と、を備える。 - 特許庁

The semiconductor memory device includes complementary first and second bit lines, a unit memory cell including complementary first and second floating body transistor capacitorless memory cells respectively coupled to the complementary first and second bit lines, and a voltage sense amplifier which is coupled between the complementary first and second bit lines and amplifies a voltage differential between the complementary first and second bit lines.例文帳に追加

相補的な第１及び第２ビットライン、相補的な第１及び第２ビットラインにそれぞれ接続されている相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルを具備する単位メモリセル、及び相補的な第１及び第２ビットライン間の電圧差を増幅する相補的な第１及び第２ビットライン間に接続されている電圧センス増幅器で構成されている。 - 特許庁

This device comprises bit lines, plural word lines arranged perpendicularly to these bit lines, plural memory cells arranged respectively at intersection regions of the bit lines and the word lines, a storing circuit having at least two latches latching data, and a program data discriminating circuit setting the bit lines to either of program voltage and program prohibiting voltage depending on a logic state of data latched by the latch by programming operation.例文帳に追加

ビットラインと、このビットラインに対して垂直に配列された複数本のワードラインと、前記ビットラインと前記ワードラインの交差領域にそれぞれ配列された複数個のメモリセルと、それぞれが対応する入出力ラインに接続され、データをラッチする少なくとも２つのラッチを有する貯蔵回路と、前記ラッチにラッチされたデータの論理状態によりプログラム動作で前記ビットラインをプログラム電圧及びプログラム禁止電圧のうちの一つに設定するプログラムデータ判別回路とを含む。 - 特許庁

This device has such constitution that the number of word lines intersecting with bit lines is made 1/n (n: positive integer) of the prescribed number of lines with making the number of word lines for each block 12a into the prescribed number of lines and making the number of blocks 12a (n) times.例文帳に追加

本発明は、ブロック１２ａごとのワード線の本数を所定本数のｎ（ｎは正の整数）分の１にし、ブロック１２ａの数をｎ倍にすることによって、ビット線と交叉するワード線の本数を所定本数のｎ分の１に構成した。 - 特許庁

The semiconductor memory device has: bit lines; a plurality of memory cells connected to the bit lines; a precharge circuit of the bit line; a leak current detecting circuit of the bit line; and a precharge release timing control circuit for controlling precharge release timing of the precharge circuit depending on detected result of the leak current detecting circuit.例文帳に追加

ビット線と、ビット線に接続された複数のメモリセルと、ビット線のプリチャージ回路と、ビット線のリーク電流検出回路と、リーク電流検出回路の検出結果によりプリチャージ回路のプリチャージ解除タイミングを制御するプリチャージ解除タイミング制御回路と、を有する。 - 特許庁

A main cell array section 71 consists of a plurality of sub array sections 71 1, 71 2,.... Global bit lines BLG n, BLG n+1,... are connected to a main bit controller 75 and reference global bit lines BLRG 1, BLRG 2,... are connected to a reference bit line controller 77.例文帳に追加

複数のサブセルアレイで構成させ、メイングローバルビットライン及び少なくとも一対の参照グローバルビットラインとを用意し、サブアレイ内でそれぞれのメイングローバルビットライン及び参照グローバルビットラインに接続されるメインローカルビットライン及び参照ローカルビットラインをグループ分けして接続した。 - 特許庁

This semiconductor memory is provided with a first pre-charge transistor 200 connecting a voltage source to one end side of a bit line when bit lines BLn, /BLn are pre-charged, and a second pre-charge transistor 220 connecting a voltage source to the other end side of a bit line when bit lines are pre-charged.例文帳に追加

この半導体記憶装置は、ビット線ＢＬｎ，／ＢＬｎをプリチャージする際に電圧源をビット線の一端側に接続する第１のプリチャージトランジスタ２００と、ビット線をプリチャージする際に電圧源をビット線の他端側に接続する第２のプリチャージトランジスタ２２０とを備える。 - 特許庁

Thus, the 16-bit data can be compressed to the 4 bits by only twenty signal lines 23, 24.例文帳に追加

これにより、たった２０本の信号線２３，２４で、１６ビットのデータを４ビットに圧縮できる。 - 特許庁

A wiring 700 between A and B is bent at two points on each of bit lines BL0-BL4.例文帳に追加

Ａ−Ｂ間の配線７００は、ビットラインＢＬ０〜ＢＬ４の各々の上の２箇所で屈曲する。 - 特許庁

To reduce power consumption and to shorten an access time by shortening length of global bit lines.例文帳に追加

グローバルビット線の長さを短縮することで、消費電力を減少し、アクセス時間を短縮する。 - 特許庁

To provide a nonvolatile semiconductor memory device without need to provide a shield line between main bit lines.例文帳に追加

メインビット線間にシールド線を設ける必要のない不揮発性半導体装置を提供する。 - 特許庁

To provide a semiconductor device having buried bit lines, and a method of manufacturing the semiconductor device.例文帳に追加

埋立ビットラインを有する半導体装置及び半導体装置の製造方法を提供すること。 - 特許庁

To provide a semiconductor memory in which an access time can be shortened without dividing bit lines.例文帳に追加

ビット線を分割することなく、アクセスタイムを高速化できる半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor device in which short circuit formation between adjacent buried bit lines is prevented.例文帳に追加

隣接する埋め込みビット線が短絡（ショート）することを防止した半導体装置を提供する。 - 特許庁

To further miniaturize a three-dimension layout transistor by incorporating bit lines between adjacent pillars into one.例文帳に追加

３次元レイアウトトランジスタにおいて、隣接するピラー間のビットラインを１本にして、微細化を図る。 - 特許庁

Also, the number of bit lines to which stress is not applied can be minimized in the first to sixth step.例文帳に追加

また、第１〜第６ステップにおいて、ストレスが印加されないビット線の数を最小限にできる。 - 特許庁

Resistances of the first to n-th sub-bit lines are gradually reduced in order from the first to the n-th line.例文帳に追加

例えば、前記第１から第ｎのサブビット線は、第１から第ｎの順に短くなる。 - 特許庁

First characterization cells are coupled between the first bit lines and a first reference supply line.例文帳に追加

第一特性付けセルが第一ビット線と第一基準供給線との間に結合している。 - 特許庁

The dual port SRAM cells 9 include at least first ports connected to the bit lines.例文帳に追加

また、デュアルポートＳＲＡＭセル９は、少なくともビット線に接続される第１ポートを含む。 - 特許庁

The sense amplifier drivers NSAD and PSAD are arranged with a pitch larger than the pitch of bit lines.例文帳に追加

センスアンプドライバＮＳＡＤ、ＰＳＡＤはビット線のピッチより大きなピッチで配置されている。 - 特許庁

Also, A second data write current is supplied to one of a plurality of bit lines during the test time.例文帳に追加

また、テスト時に複数のビット線のうちの１本に第２のデータ書込電流を供給する。 - 特許庁

A first pair of bit lines LBL, and /LBL are connected to a plurality of memory devices arranged in each subarray.例文帳に追加

第１のビット線対LBL,/LBLは、各サブアレイ内に配置された複数の記憶素子に接続されている。 - 特許庁

SEMICONDUCTOR MEMORY DEVICE CAPABLE OF PREVENTING COUPLING NOISE BETWEEN ADJACENT BIT LINES IN DIFFERENT COLUMNS例文帳に追加

相異なる列の隣接したビットラインの間のカップリングノイズが防止できる半導体メモリ装置 - 特許庁

Gates of readout transistors TN4, TN5 are connected to sense amplifier bit lines BLX, BLZ.例文帳に追加

読み出しトランジスタＴＮ４，ＴＮ５のゲートはセンスアンプビット線ＢＬＸ，ＢＬＺに接続される。 - 特許庁

Thereby, overdrive of bit lines can be performed in optimum period even at the time of auto-refresh.例文帳に追加

これにより、オートリフレッシュ時であっても最適な期間でビット線をオーバドライブすることができる。 - 特許庁

Bit slice processors usually consist of an ALU of 1, 2, 4 or 8 bits and control lines. 例文帳に追加

ビットスライスプロセッサは,通常,1,2,4,または8ビットの論理演算装置（ALU）と制御ラインで成り立っている． - コンピューター用語辞典

The data of the connected bit lines is amplified and held in a data amplifier and first latch 30.例文帳に追加

接続されたビット線のデータはデータアンプ＆１ｓｔラッチ３０で増幅されて保持される。 - 特許庁

To shorten the time of continuous access to multiple memory cells connected to different bit lines.例文帳に追加

異なるビット線に接続された複数のメモリセルを連続してアクセス場合のアクセスタイムを削減する。 - 特許庁

When either of a pair of dummy word lines DWL0, DWL1 arranged in a memory cell array is selected, minute potential difference is generated between bit lines BLZ and BLX by capacitive coupling between the dummy word lines DWL0, DWL1 and the bit lines BLZ, BLX.例文帳に追加

メモリセルアレイ内に配設されている一対のダミーワード線ＤＷＬ０，ＤＷＬ１のいずれかを選択すると、ダミーワード線ＤＷＬ０，ＤＷＬ１とビット線ＢＬＺ，ＢＬＸとの間の容量結合によりビット線ＢＬＺ，ＢＬＸ間に微少電位差が生成される。 - 特許庁

The semiconductor device includes: bit lines (GBLL) connected to memory cells; sense amplifiers (SA) which are amplifiers connected to respective bit lines; local input/output lines (LIOT); input/output ports (IOP) which are local column switches; column selection lines (YS0); and global column switches (Q20, Q21).例文帳に追加

本発明の半導体装置は、メモリセルに接続されたビット線（ＧＢＬＬ）と、各ビット線に接続された増幅器であるセンスアンプ（ＳＡ）と、ローカル入出力線（ＬＩＯＴ）と、ローカルカラムスイッチである入出力ポート（ＩＯＰ）と、カラム選択線（ＹＳ０）と、グローバルカラムスイッチ（Ｑ２０、Ｑ２１）とを備えている。 - 特許庁

The nonvolatile semiconductor memory device includes: word lines WL; bit lines BL; memory cells MC each including a variable resistance element R and each arranged at each crossing part of the word lines WL and bit lines BL; and column/row control circuits 20, 30 for controlling voltages applied to the memory cells MC.例文帳に追加

不揮発性半導体記憶装置は、ワード線ＷＬと、ビット線ＢＬと、ワード線ＷＬとビット線ＢＬの各交差部に配置され可変抵抗素子Ｒを含むメモリセルＭＣと、メモリセルＭＣに印加する電圧を制御するカラム／ロウ制御回路２０、３０とを備える。 - 特許庁

That is, 32 lines of global bit lines GB connected respectively to 32 pieces of transistors Tr3 included in the switch group Y2S00 are provided on a upper layer of the switch group Y2S00, and 32 lines of global bit lines are provided on also upper layers of the other switch groups Y2S10 or the like.例文帳に追加

即ち、スイッチ群Ｙ２Ｓ００の上層には、スイッチ群Ｙ２Ｓ００に含まれる３２個のトランジスタＴｒ３に夫々接続された３２本のグローバルビット線ＧＢが設けられ、他のスイッチ群Ｙ２Ｓ１０等の上層にも、夫々３２本ずつグローバルビット線ＧＢが設けられている。 - 特許庁

In a 2-transistor-type gain cell memory having a write transistor M2 and a read transistor M1, write word lines WWL, read word lines RWL, write bit lines WBL, and read bit lines RBL are separately prepared, and separately set with applied voltage, respectively.例文帳に追加

書込みトランジスタＭ２及び読出しトランジスタＭ１を有する２トランジスタ型ゲインセルメモリにおいて、書込みワード線ＷＷＬ、読出しワード線ＲＷＬ、書込みビット線ＷＢＬ、及び読出しビット線ＲＢＬをそれぞれ別に用意し、各々独立に印加電圧を設定する。 - 特許庁