「Bit-lines」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

Bit line pre-charge circuits PCt, PCb pre-charging bit lines BLt, /BLt to ground voltage GND are arranged, and reference word lines RWLo, RWLe and a reference memory cell RMC are arranged so that potential difference is caused surely between bit lines BLt and /BLt when a word line WL is activated.例文帳に追加

ビット線ＢＬｔ，／ＢＬｔを接地電圧ＧＮＤにプリチャージするビット線プリチャージ回路ＰＣｔ，ＰＣｂを設け、ワード線ＷＬが活性化されたときビット線ＢＬｔ，／ＢＬｔ間に必ず電位差が生じるように参照ワード線ＲＷＬｏ，ＲＷＬｅ及び参照メモリセルＲＭＣを設ける。 - 特許庁

A magnetic tunneling junction type magnetic random access memory cell is comprised of bit lines 20 so as to constitute a composite structure comprising a soft adjacent magnetic layer 24.例文帳に追加

隣接軟磁性層２４を含む複合構造を有するようにビット線２０を構成する。 - 特許庁

A sub-common I/O line is connected to the plurality of first (and second) bit lines and extends in a first direction.例文帳に追加

サブコモンＩＯ線は、複数の第１（及び第２）ビット線と接続され第１方向に延在する。 - 特許庁

First and second sense amplifiers SA3, SA0 amplify potential on the first and second bit lines each.例文帳に追加

第１センスアンプＳＡ３、第２センスアンプＳＡ０は、第１、第２ビット線上の電位をそれぞれ増幅する。 - 特許庁

In the same way, Second characterization cells are coupled between the first bit lines and a first reference supply line.例文帳に追加

同様に、第二特性付けセルが第一ビット線と第一基準供給線との間に結合している。 - 特許庁

The memory device consists of a precharge circuit 106 connected to the pair of bit lines BLn and BLnB.例文帳に追加

メモリ装置はそれに一対のビットラインＢＬｎ，ＢＬｎＢに連結されたプリチャージ回路１０６を含む。 - 特許庁

To provide a semiconductor device in which defective bit lines of both sides of a shared sense amplifier can be detected.例文帳に追加

シェアードセンスアンプの両側のビット線不良を検出することが可能な半導体装置を提供する。 - 特許庁

Further, write bit lines WBLn are also arranged for writing the data into the memory cells 1.例文帳に追加

さらに、メモリセル１へのデータ書き込みを行うため書き込みビット線ＷＢＬｎも配列されている。 - 特許庁

Memory cells for test between bit lines 6 and 7 have the same structure as the memory cell 3 for test.例文帳に追加

ビット線６，７間のテスト用のメモリセルは全てテスト用のメモリセル３と同様の構造となっている。 - 特許庁

Consequently, a magnetic field generated by bit lines and digit lines is collected to the magnetic collection spacer, and is effectively transmitted to the magnetoresistance memory cell.例文帳に追加

これによって、ビットライン及びデジットラインにより発生した磁場が前記磁気集束スペーサに集束し、前記磁気抵抗記憶セルに効率的に伝達する。 - 特許庁

A memory cell array 1 has a ferroelectric capacitor of which one end is connected to bit lines BL, BBL via a transistor and the other end is connected to plate lines PL, BPL.例文帳に追加

メモリセルアレイ１は、トランジスタを介して一端がビット線ＢＬ，ＢＢＬに、他端がプレート線ＰＬ，ＢＰＬに接続される強誘電体キャパシタを持つ。 - 特許庁

A memory cell has a structure that four word lines 2 are provided on one active region 1 and two word lines 2 are provided in a region 8 corresponding to one bit.例文帳に追加

メモリセルで、一つの活性領域１上に四本のワード線２を設け、一ビット対応領域８で、二本のワード線２を有した構造である。 - 特許庁

The bit lines BL, /BL are connected respectively to data lines IO, /IO forming pairs of data I/O line DI/OP through column selecting gates CSG1-CSGm.例文帳に追加

ビット線ＢＬ，／ＢＬは、コラム選択ゲートＣＳＧ１〜ＣＳＧｍを介してデータＩ／Ｏ線対ＤＩ／ＯＰを形成するデータ線ＩＯ，／ＩＯとそれぞれ結合される。 - 特許庁

The nonvolatile semiconductor memory device is equipped with: a memory cell array MA configured by arraying memory cells MC; word lines WL; bit lines BL, and a control circuit 3.例文帳に追加

不揮発性半導体記憶装置は、メモリセルＭＣを配列してなるメモリセルアレイＭＡと、ワード線ＷＬと、ビット線ＢＬと、制御回路３とを備える。 - 特許庁

A memory cell array 1 includes a plurality of memory cells arranged in rows and columns and a plurality of word lines and a plurality of bit lines connected to the memory cells.例文帳に追加

メモリセルアレイ１は、複数のメモリセルが行及び列に配置され、前記メモリセルに接続される複数のワード線及び複数のビット線を有する。 - 特許庁

The current disconnection circuits can suppress the short-circuiting current flowing through a short circuit between the bit lines and the word lines from the precharged potential of the sense amplifier circuits by the current disconnection circuits.例文帳に追加

この電流遮断回路により，センスアンプ回路のプリチャージ電位からビット線とワード線との短絡に流れる短絡電流を抑制することができる。 - 特許庁

First and second word lines of the dual port memory are simultaneously activated so that all four bit lines associated with the cell also move at the same time.例文帳に追加

デュアルポートメモリセルの第１および第２のワード線は、当該セルに関連付けられる４本のビット線すべてが同時に移動するように同時に活性化される。 - 特許庁

The device has a memory cell array having a plurality of CMOS static type memory cells provided at the intersections of a plurality of word lines and a plurality of complementary bit lines.例文帳に追加

複数のワード線と複数の相補ビット線の交差部に設けられた複数のＣＭＯＳスタティック型メモリセルを有するメモリセルアレイを有する。 - 特許庁

At a main body memory cell part 2, a plurality of word lines 12 are provided at regular intervals (b), while a plurality of bit lines 13 provided of regular intervals (a).例文帳に追加

本体メモリセル部２には、複数本のワード線１２が等間隔ｂで配置され、複数本のビット線１３が等間隔ａで配置されている。 - 特許庁

An SRAM cell 1 comprises inverters 10, 20; n-type FETs (field effect transistors) 32, 34, 36, 38; word lines 42, 44 and bit lines 46, 48.例文帳に追加

ＳＲＡＭセル１は、インバータ１０，２０、Ｎ型ＦＥＴ（電界効果トランジスタ）３２，３４，３６，３８、ワード線４２，４４、およびビット線４６，４８を備えている。 - 特許庁

The display memory includes a plurality of word lines WL, a plurality of bit lines BL, a plurality of memory cells MC, and data read control circuits 150 and 152.例文帳に追加

表示メモリは、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のメモリセルＭＣと、データ読み出し制御回路１５０，１５２とを含む。 - 特許庁

In the semiconductor memory, at the time of supplying a power source, a pre-charge potential is supplied to all bit lines BL0-BL7, virtual GND lines VG0-VG7 by VREF potential supply circuits 2, 4.例文帳に追加

電源立ち上げ時、ＶREF電位供給回路２,４により全てのビット線ＢＬ0〜ＢＬ7,バーチャルＧＮＤ線ＶＧ0〜ＶＧ7にプリチャージ電位を供給する。 - 特許庁

Writing bit lines W-BL and writing word lines W-WL which intersect each other are arranged above and below sandwiching the respective TMR elements VR.例文帳に追加

各ＴＭＲ素子ＶＲを挟んで上下に、互いに交差する書き込みビット線Ｗ−ＢＬと書き込みワード線Ｗ−ＷＬが配設される。 - 特許庁

The first metal lines 31-44 are connected with any one of the plurality of bit lines BT1-BT3, or not connected with any of them.例文帳に追加

第１金属配線３１〜４４は、複数のビット線ＢＴ１〜ＢＴ３のうちのいずれかに接続されているか、又は、いずれにも接続されていない。 - 特許庁

This memory is provided with a block constituted of a plurality of memory cells in which memory cell units for storing data are connected to the same bit lines and different word lines.例文帳に追加

データを格納するメモリセルユニットが同一ビット線に接続され且つ異なるワード線に接続された複数のメモリセルで構成されるブロックを設ける。 - 特許庁

Programming voltage is applied to a DRAM memory cell consisting of word lines, bit lines, transistors, and capacitive storing devices to fully employ the functions of a non-volatile memory.例文帳に追加

不揮発性メモリの機能を発揮させるために、プログラミング電圧をワード線、ビット線、トランジスタ、および容量記憶デバイスからなるＤＲＡＭメモリ・セルに印加する。 - 特許庁

Moreover, the voltage Vneg is applied to word lines WL32-WL63 of unselected block 1, while a voltage Vneg is applied to the substrate (well) and sub-bit lines SBL.例文帳に追加

また、非選択ブロック１のワード線ＷＬ32〜ＷＬ63には電圧Ｖnegを印加する一方、基板(ウェル)およびサブビット線ＳＢＬには電圧Ｖnegを印加する。 - 特許庁

The second signal is activated or inactivated in phase with a column selection line signal for connecting a pair of bit lines and a pair of local input-output lines.例文帳に追加

第２信号はビットライン対と前記ローカル入出力ライン対とを連結するカラム選択ライン信号と同時に活性化または非活性化される。 - 特許庁

To provide a device performing write-in in which loss of MRAM is less and in which memory cells having large resistance, short word lines and/or bit lines are not utilized.例文帳に追加

メモリセルの大きな抵抗も短いワードライン及び／又はビットラインも利用しない、ＭＲＡＭの損失の少ない書き込みを行なう装置を提供する。 - 特許庁

In a substrate and a connector, eight data lines are allocated to a point where 16 data lines are allocated in the case of the 16-bit DDR-SDRAM.例文帳に追加

基板およびコネクタでは、１６ビットＤＤＲ−ＳＤＲＡＭでは１６本のデータ線が割り当てられていた箇所に、８本のデータ線が割り当てられる。 - 特許庁

Then, the plurality of bit lines 8 are precharged to a potential near Vcc via the data lines 42 prior to the read operation of the data from the memory cells 9.例文帳に追加

そして、メモリセル９からのデータの読み出し動作に先立って、データ線４２を介して複数のビット線８をＶｃｃ近傍の電位にプリチャージする。 - 特許庁

The other ends of the TMR elements 12 are independently connected to read bit lines RBL1-RBL4/write word lines WWL1-WWL4.例文帳に追加

ＴＭＲ素子１２の他端は、それぞれ独立に、読み出しビット線ＲＢＬ１〜ＲＢＬ４／書き込みワード線ＷＷＬ１〜ＷＷＬ４に接続される。 - 特許庁

The word lines are connected to a gate of a reading control transistor provided at halfway part of connection wiring for connecting the bit lines and the varying resistor storage elements constituting the pair.例文帳に追加

ワード線は、対を構成するビット線と抵抗変化記憶素子とを接続する接続配線の中途部に設けた読出制御トランジスタのゲートに接続する。 - 特許庁

METHOD FOR FORMING NONVOLATILE MEMORY CELL HAVING TREATED DIELECTRIC AT LOW TEMPERATURE BETWEEN WORD LINES AND BIT LINES, AND NONVOLATILE MEMORY ARRAY INCLUDING SUCH MEMORY CELL例文帳に追加

ワード線とビット線間に低温形成した誘電体のある不揮発性メモリーセルを形成する方法およびそのようなメモリーセルを有する不揮発性メモリーアレイ - 特許庁

A multiplex level floating gate memory array (10) includes word lines (18) connected to memory cells along a row in the array, and a bit lines (12) connected along a column.例文帳に追加

多重レベル浮動ゲートメモリアレー(１０)は、アレー内の行に沿ってメモリセルに接続されたワード線(18)と、列に沿って接続されたビット線(12)を含む。 - 特許庁

A first level conductive track participates with an interconnction between inverters and an interconnection between switching transistors, and the word lines are parallel to the bit lines.例文帳に追加

第１レベルの導電性トラックはインバータ間の相互接続及びスイッチトランジスタ間の相互接続に関与し、ワード線はビット線に平行とされている。 - 特許庁

In a memory cell array 1, a plurality of memory cells storing a plurality of bits are connected to a plurality of word lines and a plurality of bit lines, and they are arranged in a matrix state.例文帳に追加

メモリセルアレイ１は、複数のビットを記憶する複数のメモリセルが複数のワード線及び複数のビット線に接続され、マトリックス状に配置されている。 - 特許庁

At the time of standby, bit lines BL1, /BL1 are pre-charged and potentials of word lines WL1, /WL2 are set to a slightly higher potential than a ground potential.例文帳に追加

待機時においては、ビット線ＢＬ１、／ＢＬ１をプリチャージしておき、ワード線ＷＬ１、ＷＬ２の電位を接地電位よりやや高い電位に設定する。 - 特許庁

The bit lines are selected by selecting a first bit line in the first group and, while the first bit line is selected, selecting a second bit line in the second group which is arranged on the selected word line symmetrically to the first bit line in the first group.例文帳に追加

第１グループ内で第１ビットラインを選択し、そしてその第１ビットラインが選択されている間に、第１グループ内の第１ビットラインとは対称的にその選択されたワードラインに配列された第２グループ内の第２ビットラインを選択することにより、ビットラインを選択する。 - 特許庁

One bit line is selected in parallel from each of the first and the second bit line groups, a bit line of a non-selection state adjacent to the selected bit line is clamped to a reference potential, while at least one of bit lines of a residual non-selection state is made a floating state.例文帳に追加

第１および第２のビット線群のそれぞれから１つのビット線が並行して選択され、該選択ビット線に隣接する非選択状態のビット線が基準電位にクランプされるとともに、残りの非選択状態のビット線の少なくとも一つがフローティング状態とされる。 - 特許庁

By a designated switching means, this device precharges a pair of local data lines connected to a pair of bit lines, a pair of a first and a second global data lines connected to the pair of local data lines, and the pair of the first global data lines to a first voltage level, and precharges the pair of the second global data lines to a second voltage level.例文帳に追加

この装置は、所定のスイッチング手段によって、ビットライン対に接続されたローカルデータライン対、ローカルデータライン対に接続された第１及び第２のグローバルデータライン対、第１のグローバルデータライン対を第１の電圧レベルにプリチャージし、第２のグローバルデータライン対を第２の電圧レベルにプリチャージする。 - 特許庁

A first wiring BLCRL is extended along a direction which intersects the plurality of the first bit lines SABL to transmit a control potential applied to a second bit line(s) not selected among a plurality of the second bit lines BL connected to a plurality of memory cells formed on the semiconductor substrate.例文帳に追加

第１配線BLCRLは、複数の第１ビット線と交わる方向に沿って延び、半導体基板上に形成された複数のメモリセルと接続された複数の第２ビット線BLのうちの非選択の第２ビット線に印加される制御電位を伝送する。 - 特許庁

After the first memory cell is selected and sense amplifier is activated for forming the intermediate potential in the bit line, different multiple word lines are selected while pairs of bit lines are separated from the sense amplifier and the bit line potential is set to be the intermediate potential by the reversed data.例文帳に追加

ビット線に中間電位を生成するために第１のメモリセルを選択してセンスアンプを活性化した後，ビット線対をセンスアンプから切り離した状態で，異なるワード線を多重選択しその反転データによりビット線電位を中間電位にする。 - 特許庁

Since connections of the bit lines and the precharge switch and those of the bit lines and the sense amplifier are cut off in the standby period, if there is a short circuit failure between a word line and a bit line, a leak current is prevented from flowing from the word line to a precharge voltage line and so on.例文帳に追加

スタンバイ期間に、ビット線とプリチャージスイッチの接続、およびビット線とセンスアンプの接続が遮断されるため、ワード線とビット線のショート不良が存在する場合に、ワード線からプリチャージ電圧線等にリーク電流が流れることを防止できる。 - 特許庁

One current limiting element is provided commonly for an equalizer circuit for one of a pair of bit lines and an equalizer circuit for the other of a pair of bit lines in a shared sense amplifier, and a bit line pre-charge potential is supplied to both equalizer circuits through the current limiting element.例文帳に追加

シェアードセンスアンプにおける、一側のビット線対用のイコライズ回路と、他側のビット線対用のイコライズ回路とに対し、共通に１つの電流制限素子を設け、電流制限素子を通して、両方の側のイコライズ回路にビット線プリチャージ電位を供給する。 - 特許庁