「Bit-lines」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

A semiconductor memory device includes bit lines BLs (first wiring), and a memory cell MC including a phase change element 20 (memory element) and a diode 21 connected in series between the bit lines and word lines WLs (second wiring).例文帳に追加

本発明の半導体メモリ装置は、ビット線ＢＬｓ（第１の配線）と、ワード線ＷＬｓ（第２の配線）との間に直列接続された相変化素子２０（メモリ素子）及びダイオード２１を含むメモリセルＭＣを備えている。 - 特許庁

An upper common source line SL for commonly connecting the local source lines LSL along bit lines BL direction is made up of two metal wires SL1 and SL2 where the periodicity is kept with the bit lines.例文帳に追加

そのローカルソース線ＬＳＬをビット線ＢＬ方向に共通に接続するための上層の共通ソース線ＳＬを、ビット線との周期性が保たれた２本の金属配線ＳＬ１，ＳＬ２を用いて構成する。 - 特許庁

Cell power supply lines (PVL0-PVLn) are arranged for each memory cell column, impedance or a voltage level of the cell power supply lines is adjusted according to a voltage level of bit lines (BL0, /BL0-BLn, /BLn) of a bit line of a corresponding column.例文帳に追加

メモリセル列毎に、セル電源線（ＰＶＬ０−ＰＶＬｎ）を配設し、対応の列のビット線（ＢＬ０，／ＢＬ０−ＢＬｎ，／ＢＬｎ）の電圧レベルに従ってセル電源線のインピーダンスまたは電圧レベルを調整する。 - 特許庁

Meanwhile, bit lines (BL0-BL3) are supplied with currents in fixed directions during data writing.例文帳に追加

一方、ビット線（ＢＬ０−ＢＬ３）には、データ書込時、固定された方向に電流を流す。 - 特許庁

A value stored in a memory cell A1000 is referenced through bit lines A611 and 612.例文帳に追加

メモリセルＡ１０００に保持された値はビット線Ａ６１１および６１２から参照される。 - 特許庁

To reduce necessary space and to introduce respective bit lines in a pair of bit lines by means of closing intervals in a circuit, which is obtained by combining a precharge circuit and an equalization circuit for a semiconductor memory array, formed of a memory cell field having a plurality of pairs of bit lines.例文帳に追加

多数のビットラインペアを有するメモリセルフィールドから成る半導体メモリアレイのためのプリチャージ回路と等化回路が組み合わせられた回路において、所要スペースが小さく、ビットラインペアにおける各ビットラインを互いに間隔を詰めて案内できるようにする。 - 特許庁

A second wiring 21 is electrically connected to the first wiring BLCRL and extended along the first bit lines SABL.例文帳に追加

第２配線21は、第１配線と電気的に接続され、第１ビット線に沿って延びる。 - 特許庁

A power supply line ARVSS is connected with the bit lines CBT and CBB for ground control.例文帳に追加

電源線ＡＲＶＳＳは、グランド制御用ビット線ＣＢＴ，ＣＢＢに接続される。 - 特許庁

A shield layer 24 is arranged in the wiring layer between the bit lines and the signal wiring 26.例文帳に追加

ビット線と信号配線２６との間の配線層にシールド層２４が配置されている。 - 特許庁

A sense amplifier detects and amplifies potential difference between bit lines using the shifted potential as reference voltage.例文帳に追加

センスアンプはこの電位を参照電圧としてビット線間の電位差を増幅検知する。 - 特許庁

After that, potentials of the bit lines BL0, /BL0 are compared and amplified by a sense amplifier circuit 12.例文帳に追加

その後、センスアンプ回路１２によりビット線ＢＬ０，／ＢＬ０の電位を比較増幅させる。 - 特許庁

Other memory devices in unselected plural tubs are protected from external disturbances the bit lines.例文帳に追加

選択されない複数のタブにおける他のメモリ素子はビット線外乱から保護される。 - 特許庁

To suppress a coupling phenomenon occurring between adjacent bit lines in a mask ROM.例文帳に追加

マスクＲＯＭにおいて、隣接するビット線間に生じるカップリング現象の抑止を図る。 - 特許庁

The memory array part is connected to the pair of bit lines, and provided on both sides outside the sense amplifier part.例文帳に追加

メモリアレイ部はビット線対に接続され、センスアンプ部の両外側に設けられる。 - 特許庁

An SRAM comprises: a plurality of replica bit lines rplbt [0] to [p], which are arranged in a column direction; a plurality of replica memory cells RPLCELL which are respectively connected to the replica bit lines; and a plurality of inverters INV [0] to [p] which are respectively connected to the replica bit lines.例文帳に追加

ＳＲＡＭにおいて、列方向に配置された複数のレプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］と、レプリカ・ビット線にそれぞれ接続された複数のレプリカ・メモリセルＲＰＬＣＥＬＬと、レプリカ・ビット線にそれぞれ接続された複数のインバータＩＮＶ［０］〜［ｐ］とを有する。 - 特許庁

A value stored in a memory cell B2000 is referenced through bit lines B621 and 622.例文帳に追加

メモリセルＢ２０００に保持された値はビット線Ｂ６２１および６２２から参照される。 - 特許庁

To suppress occurrence of a coupling phenomenon generated between adjacent bit lines in a mask ROM.例文帳に追加

マスクＲＯＭにおいて、隣接するビット線間に生じるカップリング現象の抑止を図る。 - 特許庁

To prevent operation errors of a memory circuit caused by parasitic capacitance between bit lines.例文帳に追加

ビット線同士の間に生じる寄生容量によるメモリ回路の誤作動を防ぐ - 特許庁

To provide a ferroelectric memory device capable of relieving current defects between bit lines.例文帳に追加

ビット線間の電流不良を救済できる強誘電体メモリ装置を提供する。 - 特許庁

A plurality of blocks from BKj0 to BKjn are connected with read bit lines BLj.例文帳に追加

読み出しビット線ＢＬｊには、複数のブロックＢＫｊ０，・・・ＢＫｊｎが接続される。 - 特許庁

To prevent a malfunction of non-writing bit lines at the time of data writing in sense amplifier circuits.例文帳に追加

センスアンプ回路において、データ書込時の非書込ビット線の誤動作を防止する。 - 特許庁

A data circuit REGR used at the time of program /read is connected to bit lines BLek, BLok.例文帳に追加

ビット線ＢＬｅｋ，ＢＬｏｋには、プログラム／リード時に使用するデータ回路ＲＥＧＲが接続される。 - 特許庁

Buffers are formed outside the wells on the substrate, and connected to the bit lines.例文帳に追加

バッファは前記ウエルの外部の前記基板に形成され、前記ビットラインに接続される。 - 特許庁

In an appropriate embodiment, a same characterization cell is coupled to the second bit lines.例文帳に追加

好適実施例においては、同様の特性付けセルが第二ビット線へ結合している。 - 特許庁

Respective bit lines are connected electrically to drains of the prescribed number of memory cells arranged.例文帳に追加

それぞれのビットラインは、所定の数設けられたメモリセルのドレインと電気的に接続する。 - 特許庁

This enables us to make intervals between bit-lines wide, which results in a reduction in the ratio of cross-talk between bit-lines, the diminution of the interference and the solution of the particle problem between main bit-lines arises from the process.例文帳に追加

したがって、それぞれの層におけるビットラインの間隔を広くすることができ、ビットライン間のクロストークキャパシタンスの比率を減らして干渉を減少させ、また、工程課程から発生するメインビットライン間のパーティクル問題を減らして歩留まりを増加させることができる。 - 特許庁

To reduce power consumption of a semiconductor memory device having hierarchized bit lines.例文帳に追加

階層化されたビット線を有する半導体記憶装置にて消費電力を削減する。 - 特許庁

To provide a semiconductor device having buried bit lines with a reduced variation in height.例文帳に追加

高さのばらつきが低減された埋め込みビット線を有する半導体装置を提供する。 - 特許庁

To prevent an insulating film from being formed on an interface between bit lines, a wiring and an Si substrate.例文帳に追加

ビット線および配線とＳｉ基板の界面での絶縁膜の形成を防止する。 - 特許庁

This can suppress coupling noise between adjacent global bit lines GBL.例文帳に追加

これにより、隣接グローバルビット線ＧＢＬの間のカップリングノイズを抑制することができる。 - 特許庁

A reference memory cell MCr is connected to two reference bit lines BLref 0-1.例文帳に追加

参照メモリセルＭＣｒは、２本の参照ビット線ＢＬｒｅｆ０−１に接続される。 - 特許庁

The read bit lines BLj are arranged on the stacked plural MTJ elements.例文帳に追加

読み出しビット線ＢＬｊは、積み重ねられた複数のＭＴＪ素子上に配置される。 - 特許庁

Thereby, defect of a bit having no margin can be detected for pre-charge voltage of a higher bit line or a lower bit line by making pre-charge voltage of bit lines variable.例文帳に追加

本発明により、ビット線のプリチャージ電圧を可変にすることにより、高いビット線のプリチャージ電圧もしくは低いビット線のプリチャージ電圧に対して、マージンの無いビット不良を検出することができる。 - 特許庁

In a memory cell array, a plurality of memory cells are arranged in rows and columns, word lines are arranged at the rows, and bit lines are arranged at the columns.例文帳に追加

メモリセルアレイは、複数のメモリセルが行及び列に配置され、行にワード線が配置され、列にビット線が配置されている。 - 特許庁

The controlling n-type transistor Tr1 controls voltage potentials of the plurality of word lines or the plurality of bit lines.例文帳に追加

制御用ｎ型トランジスタＴｒ１は、複数のワード線または複数のビット線の各々の電位を制御するためのものである。 - 特許庁

The PMOS transistors are controlled by the word lines to perform access to the NMOS transistors of the crossed pair latches and to a pair of bit lines.例文帳に追加

ＰＭＯＳトランジスタは、ワード線によって制御され、交差対ラッチのＮＭＯＳトランジスタと一対のビット線にアクセスする。 - 特許庁

To provide a ferroelectric storage device in which word lines and bit lines are hierarchized and the influence of disturbance noise is reduced.例文帳に追加

ワード線及びビット線を階層化し、かつディスターブノイズの影響を低減した強誘電体記憶装置を提供すること。 - 特許庁

A memory array includes a plurality of static type memory cells disposed at intersecting points of a plurality of word lines and a plurality of complementary bit lines.例文帳に追加

メモリアレイを複数のワード線と複数の相補ビット線の交点に設けられた複数のスタティック型メモリセルで構成する。 - 特許庁

To provide a nonvolatile storage device in which disconnection caused by electro-migration of word lines and bit lines can be prevented, and its operating method.例文帳に追加

ワード線、ビット線のエレクトロマイグレーションによる断線防止が可能な不揮発性記憶装置とその動作方法を提供する。 - 特許庁

To enable formation of wiring lines as thick as possible in such a manner that bit lines have a low resistance and a low capacitance therebetween.例文帳に追加

ビット線が低抵抗でビット線間が低容量となるように、できるだけ配線を厚く形成できるようにすること。 - 特許庁

The memory array part includes a plurality of memory cells 128, 130 provided at intersections of a plurality of word lines WLU and the pair of bit lines.例文帳に追加

メモリアレイ部は複数のワード線ＷＬＵとビット線対との交点に設けられた複数のメモリセル１２８、１３０を含む。 - 特許庁

By a bit line switch, a plurality of bit lines connected to memory cells of each memory cell array area are connected to a shared bit line formed in the memory cell array area.例文帳に追加

ビット線スイッチは、各メモリセルアレイ領域のメモリセルにそれぞれ接続される複数のビット線を、メモリセルアレイ領域に形成された共有ビット線にそれぞれ接続する。 - 特許庁

The bit lines connected to nonvolatile memory cells are connected to a comparator 105 through a bit line selector circuit 104 controlled by the bit line selector circuit driver 103.例文帳に追加

不揮発性のメモリセルに接続されたビット線を、ビット線選択回路ドライバ１０３で制御されるビット線選択回路１０４を介して、比較器１０５に接続する。 - 特許庁

A selection bit voltage supply line 210 and a non-selection bit voltage supply line 220 are connected to a bit line driving part 20 driving the plurality of word lines 50.例文帳に追加

複数のビット線５０を駆動するビット線駆動部２０には、選択ビット電圧供給線２１０及び非選択ビット電圧供給線２２０が接続される。 - 特許庁

The SRAM device has: an SRAM cell connected to a pair of read-out bit lines and at least one writing bit line; a sense amplifier; a writing circuit; and a read-out bit line switch.例文帳に追加

読み出しビット線対と少なくとも１本の書き込みビット線に接続されたＳＲＡＭセルと、センスアンプと、書き込み回路と、読み出しビット線スイッチとを有する。 - 特許庁