「Bit-lines」に関連した英語例文の一覧と使い方(21ページ目) - Weblio英語例文検索

The first node of each memory cell and the second node which is the other end of the variable resistance element of this memory cell are connected to the bit lines different from each other.例文帳に追加

各メモリセルの第１ノードと、このメモリセルの抵抗変化素子の他端である第２ノードとは別々のビット線と接続される。 - 特許庁

The sense amplifier arrays 148 each include a pair of bit lines blu, /blu, a sense amplifier part 102, a memory array part 101, and switch parts 114, 117.例文帳に追加

センスアンプアレイ１４８はビット線対ｂｌｕ、／ｂｌｕとセンスアンプ部１０２とメモリアレイ部１０１とスイッチ部１１４、１１７とを備える。 - 特許庁

Sense amplifiers SA1, SA2, SA3, SA4 in units connected to the bit lines BL1, BL2, BL3, BL4 switches successively a plurality of units synchronizing with a clock pulse and is started.例文帳に追加

ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接続されたユニット内のセンスアンプＳＡ１，ＳＡ２，ＳＡ３，ＳＡ４が、クロックパルスに同期して複数のユニットを順次切り替えて起動する。 - 特許庁

A logic state of an addressed bit is determined by which of the two complementary logic state signal lines in driven.例文帳に追加

アドレス指定されるビットの論理状態は、２つの相補形論理状態信号線のどちらが駆動されているかによって決定される。 - 特許庁

The read bit lines RB and /RB intersect substantially in the center of arrangement of the memory cells MC_1-MCN and lateral arrangement thereof is transposed.例文帳に追加

ここで、読み出しビット線ＲＢ、／ＲＢは、メモリセルＭＣ_1 〜ＭＣ_N の配置のほぼ中央で交差し、その左右の配置が入れ替わっている。 - 特許庁

Any one memory cell out of memory cells connected to these word lines is selected by a selecting transistor, and only the data is read out on a bit line.例文帳に追加

これらワード線に接続されたメモリセルのうちの何れかを選択トランジスタで選択して、そのデータだけをビット線上に読み出す。 - 特許庁

To provide semiconductor memory enabling data readout with high accuracy through reducing influence of parasitic capacitance between bit lines.例文帳に追加

ビット線間の寄生容量による影響を低減することにより、高精度のデータの読出しを可能にする半導体メモリを提供する。 - 特許庁

The decoupling transistors QD0, QD1 electrically disconnect the bit lines BL and /BL when gate signals ϕ0, ϕ1 become "L".例文帳に追加

デカップリングトランジスタＱＤ０、ＱＤ１は、ゲート信号φ０、φ１が“Ｌ”となることにより、ビット線ＢＬ、／ＢＬを電気的に切断する。 - 特許庁

When a write control signal reports the end of a write cycle, the equalization signal starts precharge and equalization of the paired bit lines.例文帳に追加

書込み制御信号が書込みサイクルの終わりを知らせるときに、等化信号は、ビット・ライン対のプリチャージおよび等化を開始する。 - 特許庁

Additional circuit elements 64A, 64B being operated as a resistive path are added between latch nodes 66A, 66B and bit lines 62A, 62B.例文帳に追加

抵抗性経路として働く追加の回路素子６４Ａ、６４Ｂをラッチノード６６Ａ、６６Ｂとビット線６２Ａ、６２Ｂとの間に加える。 - 特許庁

The memory cell unit can be applied for an AND type and a divided bit line NOR type as well, and the number of the selection gate lines may be plural.例文帳に追加

メモリセルユニットは、ＡＮＤ型或いは分割ビットラインＮＯＲ型にも適用でき、また選択ゲート線は複数本であってもよい。 - 特許庁

Thus, a difference in load resistance among the sub-bit lines is reduced, and a difference in time required for writing/reading is reduced.例文帳に追加

かかる構成によれば、各サブビット線までの負荷抵抗の差が低減され、書き込みや読み出しに要する時間の差を低減できる。 - 特許庁

A bit line precharging circuit 130 precharges bit lines 140 and 142 to the potential Vcc in accordance with the signals outputted from a BLPC signal generating circuit 152 while the line 148 is deactivated.例文帳に追加

ビット線プリチャージ回路１３０は、ＢＬＰＣ信号発生回路１５２から出力される信号に応じて、ワード線１４８の不活性時、ビット線１４０，１４２を電源電位Ｖｃｃにプリチャージする。 - 特許庁

An output of the bit output line of the normal shift register 20 or 22 is selected from OR circuits 24, 26, 28, etc., outputting logical OR of both bit output lines of the shift registers 20 and 22.例文帳に追加

シフトレジスタ２０と２２の双方のビット出力線の論理和を出力するＯＲ回路２４、２６、２８等から、正常なシフトレジスタ２０または２２のビット出力線の出力が選択される。 - 特許庁

This is performed by connecting the two reference cells to a capacitive line which is separated from the bit lines and the reference bit line and has a predetermined potential and a preset capacitance value.例文帳に追加

これは、ビット線および基準ビット線から分離された、予め決められた電位および予め決められた容量値を持つ容量線に、２つの基準セルを接続することにより実行される。 - 特許庁

During a reading/writing operation, the word line WL is activated, a data signal is inputted/outputted to predetermined one of the first and second bit lines BL0 and BL1, and a plate voltage is applied to the remaining bit line.例文帳に追加

読出/書込動作時には、ワードラインWLがアクティブされ、第１ビットラインBL0と第２ビットラインBL1のうち予め決められた何れか１つにデータ信号が入/出力され、残りのビットラインにプレート電圧が印加される。 - 特許庁

To provide a semiconductor storage device avoiding increase in the area of a memory cell array by dispensing with a dummy memory cell while keeping reducing effect of capacity between adjoining bit lines by employing a bit line cross method.例文帳に追加

ビット線交差方式を採用して隣接ビット線間の容量を低減する効果を維持しつつも、ダミーメモリセルを無くしてメモリセルアレイの面積の増大を回避し得る半導体記憶装置を得る。 - 特許庁

The testing cells opening drains for all bit lines of the memory cell array are provided on the testing cell array as an open cell, and the open cell is arranged on at least a place at every bit line.例文帳に追加

テスト用セルアレイにはメモリセルアレイのビット線の全てに対してドレインをオープンにするテスト用セルがオープンセルとして備えられており、オープンセルはビット線毎に少なくとも一か所配置されている。 - 特許庁

Also, a column address decoder 5 is constituted so that when a standby signal STB is made active, at least one bit line 3 out of plural bit lines 3 is connected to a common data line 2.例文帳に追加

また、カラムアドレスデコーダ５は、スタンバイ信号ＳＴＢがアクティブとなると、Ｙセレクタ１により複数本のビット線３のうち少なくとも１本のビット線３をコモンデータ線２に接続するように構成されている。 - 特許庁

A bit line load 380 is coupled to a pair of bit lines and provided with bipolar pull-up transistors 389 and 403, P type transistors 390 and 404, a NAND logic gate 395 and a P type equalizing transistor.例文帳に追加

ビット・ライン負荷３８０は、１つのビット・ライン対と結合され、バイポーラ・プルアップ・トランジスタ３８９，４０３，Ｐ形トランジスタ３９０，４０４，ＮＡＮＤ論理ゲート３９５，およびＰ形等化トランジスタを含む。 - 特許庁

The drive portion 210 drives the data lines, based on (i+j)-bit display data generated by (i)-bit input data supplied to the data driver 30 and the held data read out of the memory 200.例文帳に追加

駆動部２１０が、データドライバ３０に供給されるｉビットの入力データとメモリ２００から読み出された保持データとにより生成される（ｉ＋ｊ）ビットの表示データに基づいて、データ線を駆動する。 - 特許庁

In each group, the other ends of the bit lines are electrically coupled via a short-circuit node Ns and a bit line driver BDVb is provided for driving the voltage of the short-circuit node Ns.例文帳に追加

各グループにおいて、各ビット線の他端側は、短絡ノードＮｓを介して電気的に結合されるとともに、短絡ノードＮｓの電圧を駆動するためのビット線ドライバＢＤＶｂが設けられる。 - 特許庁

The first selective transistors 14e, 14o are arranged below a sense-amplifying bit line SABL serving as an M1 wiring, and connected to bit lines BLen+1, BLon+1 by two sets of wiring 41, 42.例文帳に追加

第１の選択トランジスタ１４ｅ、１４ｏは、Ｍ１配線としてのセンスアンプビット線ＳＡＢＬの下方に配置され、配線４１，４２によりビット線ＢＬｅｎ＋１、ＢＬｏｎ＋１に接続される。 - 特許庁

By a word line control circuit 6, voltages applied to the word lines are set to reading voltages of a plurality of bit data among a plurality of threshold distributions, and the plurality of bit data stored in the memory cells are read out.例文帳に追加

ワード線制御回路６により、ワード線に印加される電圧が複数の閾値分布間の複数ビットデータ読み出し電圧に設定されてメモリセルに格納された複数ビットデータが読み出される。 - 特許庁

The bit cells 12 of the prescribed numbers are accessed by receiving addresses, and a reset signal utilized for enabling a sense amplifier 34 sampling bit lines of the SRAM array 11 is generated.例文帳に追加

アドレスを受け取ることによって所定数のビットセル１２にアクセスされ、ＳＲＡＭアレイ１１のビット線をサンプリングするセンス増幅器３４を可能にするために利用されたリセット信号を発生させる。 - 特許庁

Even-numbered memory cells among the plurality of memory cells 1 arrayed in the bit line direction, are connected to the former read bit lines RBLt, RBLc, and odd-numbered memory cells are connected to the latter.例文帳に追加

ビット線方向に並ぶ複数のメモリセル１のうち、偶数番目のものは読み出しビット線対ＲＢＬｔ、ＲＢＬｃのうち前者に接続され、奇数番目のものは後者に接続される。 - 特許庁

To enable high speed read-out by suppressing variation of wiring capacitance of main bit lines in a memory cell array of a hierarchical bit line system in which a plurality of sub-arrays of a virtual grounding conductor system are arranged in the column direction.例文帳に追加

列方向に仮想接地線方式のサブアレイを複数配列した階層ビット線方式のメモリセルアレイにおいて、主ビット線の配線容量のばらつきを抑えて高速読み出しを可能とする。 - 特許庁

The predetermined number of bit cells 12 are accessed by receiving addresses, and a reset signal utilized for enabling the sense amplifier 34 sampling bit lines of the SRAM array 11 is generated.例文帳に追加

アドレスを受け取ることによって所定数のビットセル１２にアクセスされ、ＳＲＡＭアレイ１１のビット線をサンプリングするセンス増幅器３４を可能にするために利用されたリセット信号を発生させる。 - 特許庁

For example, a semiconductor device has dummy bit lines DBL1 and DBL2 arranged in parallel with a normal bit line BL and column direction load circuits CLBn[1] to CLBn[x] which are sequentially connected on DBL1 and DBL2.例文帳に追加

例えば、正規のビット線ＢＬと並んで配置されたダミービット線ＤＢＬ１，ＤＢＬ２と、ＤＢＬ１，ＤＢＬ２上に順次接続された列方向負荷回路ＣＬＢｎ［１］〜ＣＬＢｎ［ｘ］を備える。 - 特許庁

To provide a program method of a flash memory device provided with first and second bit lines to which a plurality of memory cells for storing multi-bit data indicating one of a plurality of states are connected.例文帳に追加

複数の状態のうちのいずれか１つを示すマルチビットデータを記憶するための複数のメモリセルが接続された第１及び第２ビットラインを具備したフラッシュメモリ装置のプログラム方法が提供される。 - 特許庁

Therefore, it is possible to reduce a wiring parasitic capacity between the bit lines 131a and 131b and the main word line 112A, and to prevent the generation of bit line delay, and to reduce the delay time of a memory operation.例文帳に追加

ビット線１３１ａ，１３１ｂにおいて、メインワード線１１２Ａとの間の配線寄生容量が低減され、ビット線遅延がなくなり、メモリ動作の遅延時間を低減させることができる。 - 特許庁

This device is provided with a mean by which when a read-out signal for addressable bit is made active, selectively, either of two complementary logic state signal lines BIT, nBIT is driven to reference voltage.例文帳に追加

アドレス指定可能ビット用の読み取り信号がアクティブになると、選択的に、２つの相補形論理状態信号線ＢＩＴ、ｎＢＩＴのうちの一方を電圧基準に駆動する手段を備える。 - 特許庁

A dummy bit line is disposed for each of the dummy memory cell columns (50a-50d), and a plurality of the dummy cells are simultaneously selected, when one word line is selected, so as to be connected to the corresponding dummy bit lines (DBLa-DBLd).例文帳に追加

ダミーセル列（５０ａ−５０ｄ）それぞれにおいてダミービット線を配置し、１つのワード線選択時同時に複数のダミーセルを選択して対応のダミービット線（ＤＢＬａ−ＤＢＬｄ）に接続する。 - 特許庁

Memory architecture, where current sense amplifiers are used instead of voltage sense amplifiers, and where the memory cells normally disposed along a single bit line are divided between two half bit lines is disclosed.例文帳に追加

メモリ・アーキテクチャで、電流センス増幅器を電圧センス増幅器の代わりに用い、単一ビット線に沿って通常、配置されるメモリ・セルが２つの半分のビット線間で分割されるもの、を開示する。 - 特許庁

Two kinds of disk bits are arranged at the cutter head drum so as to have different cutting lines with the different directions of the support shafts and the different positions of disk blade edges to constitute the cutter head with one disk bit formed as an undercutting disk bit for separating and cutting a rock bed and with the other disk bit formed as a scraper disk bit for compression-crushing the rock bed.例文帳に追加

このディスクビットをカッタヘッドドラムに支持軸の方向、ディスク刃先の位置を相違させた異なった切削ラインを有するように２種配置し、一方を岩盤を剥離切削するアンダーカット用ディスクビットとし、他方を岩盤を圧縮破砕するスクレーパ用ディスクビットとしたカッタヘッドを構成する。 - 特許庁

The bit line precharge circuit includes: a first precharge element for precharging a first bit line in response to a first precharge signal; a precharge unit for precharging second and third bit lines in response to a second precharge signal; and a second precharge element for precharging a fourth bit line in response to a third precharge signal.例文帳に追加

第１プリチャージ信号に応答して第１ビットラインをプリチャージする第１プリチャージ素子と、第２プリチャージ信号に応答して第２及び第３ビットラインをプリチャージするプリチャージ部と、第３プリチャージ信号に応答して第４ビットラインをプリチャージする第２プリチャージ素子と、を含んでビットラインプリチャージ回路を構成する。 - 特許庁

A NAND flash memory device includes an array of NAND flash memory cells; a plurality of word lines connected to the NAND flash memory cells; and a plurality of bit lines connected to the NAND flash memory cells.例文帳に追加

ＮＡＮＤフラッシュメモリ装置はＮＡＮＤフラッシュメモリセルアレイ、ＮＡＮＤフラッシュメモリセルに接続された複数のワードライン、そしてＮＡＮＤフラッシュメモリセルに接続された複数のビットラインを含む。 - 特許庁

To provide a semiconductor memory device and a method of driving the same, which prevent data stored in memory cells from being corrupted when powered on, even when an external voltage is used for bit lines and plate lines as it is.例文帳に追加

外部電圧そのままビット線およびプレート線に用いる場合であっても、電源投入時にメモリセルに格納されたデータを破壊しない半導体記憶装置およびその駆動方法を提供する。 - 特許庁

The voltage control circuit 15 is configured to apply voltage pulses to the selected word lines WL and to connect a capacitor 153 of predetermined capacitance to one end of the selected one of the bit lines BL.例文帳に追加

電圧制御回路１５は、選択されたワード線ＷＬに電圧パルスを印加し且つ選択されたビット線ＢＬの一端に所定容量のキャパシタ１５３を接続するように構成されている。 - 特許庁

A semiconductor integrated circuit is provided with a cache memory comprising a DRAM, in which plural memory cells are placed in rows at the intersections of plural word lines and plural bit lines and microprocessors.例文帳に追加

半導体集積回路１１は、複数のワード線と複数のビット線との各交差部分に複数のメモリセルが行列状に配設されたＤＲＡＭから成るキャッシュメモリ１５と、マイクロプロセッサ１３とを備えている。 - 特許庁

A memory cell 12 is configured so as to include metal lines 16 intersecting with bit liens 14 in a no-contact manner therewith, and a second wiring structure 24 for connecting the lines 16 to switching elements 20.例文帳に追加

本発明のメモリセル１２は、ビット・ライン１４と非接触で交叉する金属線１６と、金属線１６とスイッチング素子２０とを接続する第２の配線構造体２４と、を含むように構成されている。 - 特許庁

The non-volatile semiconductor memory device shares a p-well region 21, forms dummy word lines D1 to D4 at its one-directional central part, and forms a bit line 22 physically divided at the dummy word lines D1 to D4 part.例文帳に追加

Ｐウェル領域２１を共有し、その一方向中央部にダミーワードラインＤ１〜Ｄ４を形成し、そのダミーワードラインＤ１〜Ｄ４部分で物理的に分断されてビットライン２２を形成する。 - 特許庁

A potential of voltage applied to word lines and bit lines connected to memory cells is decided considering voltage threshold in which an electric resistance of a valuable resistance material constituting memory cells is changed rapidly.例文帳に追加

メモリセルを構成する可変抵抗材料の電気抵抗値が急激に変化する電圧スレッシュホールド（閾値）を考慮して、メモリセルに接続されたワード線及びビット線に印加する電圧の電位を確定する。 - 特許庁

In memory cell arrays MA0-3, memory cells MC in which rectifiers Di and variable resistive elements VR are connected in series are arranged on intersection points of a plurality of bit lines BL and word lines WL.例文帳に追加

メモリセルアレイＭＡ０−３は、整流素子Ｄｉと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣを複数のビット線ＢＬ及びワード線ＷＬの交差部に配置してなる。 - 特許庁

To efficiently suppress a leak current between bit lines and between word lines in a semiconductor integrated circuit device of a virtual ground array in which non-volatile semiconductor storage elements are arranged in matrix.例文帳に追加

不揮発性半導体記憶素子がマトリックス状に配置されている仮想グラウンドアレイの半導体集積回路装置において、ビット線間およびワード線間のリーク電流を効率よく抑制する。 - 特許庁