「Bit-lines」に関連した英語例文の一覧と使い方(25ページ目) - Weblio英語例文検索

Data buses 164d, 164e are provided with eight data lines (8-bit) for connecting a connector 164c, a buffer 164a, and a bus 166 to each other.例文帳に追加

データバス１６４ｄ及び１６４ｅは、８本のデータ線（８ｂｉｔ）を備え、コネクタ１６４ｃ、バッファ１６４ａ、バス１６６とを接続する（図８参照）。 - 特許庁

Due to this structure, even if the A port and the B port are operated completely asynchronously with each other, the influence by interconnection coupling between the pairs of bit lines can be suppressed or prevented.例文帳に追加

このことによって、ＡポートとＢポートが完全に非同期で動作しても、ビット線対同士の配線間カップリングの影響が抑制・防止される。 - 特許庁

A memory cell array is provided with one common line (CL<0>-CL<1>) per two bit lines (BL<0>-BL<3>) and a memory cell of an adjacent column shares the common line.例文帳に追加

メモリセルアレイにおいて、２つのビット線（ＢＬ＜０＞−ＢＬ＜３＞）あたり１つのコモン線（ＣＬ＜０＞−ＣＬ＜１＞）を設け、隣接列のメモリセルでコモン線を共有する。 - 特許庁

The clocking time τ_0 is a differential amplifying time of a pair of bit lines at external access operation and the clocking time τ_1 is a differential amplifying time at external refresh-operation.例文帳に追加

計時時間τＯは外部アクセス動作時のビット線対の差動増幅時間であり、計時時間τＩはリフレッシュ動作時の差動増幅時間である。 - 特許庁

The SSA 31 outputs a reference level of 11/10 to a main bit line GBLN4 by balancing potentials of dummy cells connected to both dummy word lines.例文帳に追加

ＳＳＡ３１は両ダミーワード線に接続されたダミーセルの電位をバランスさせて１１／１０のリファレンスレベルを主ビット線ＧＢＬＮ４に出力する。 - 特許庁

Further, a word line WL0 electrically connected to the N+ type Si layer 15 and bit lines BL1 to BL4 crossing the word line WL0 are formed.例文帳に追加

また、Ｎ＋型Ｓｉ層１５に電気的に接続されたワード線ＷＬ０、ワード線ＷＬ０に交差したビット線ＢＬ１〜ＢＬ４が形成されている。 - 特許庁

As drive of a word line and charge/discharge of bit lines by a sense amplifier 11 are performed in parallel to input of A4-A7, an access time can be shortened.例文帳に追加

ワード線の駆動とセンスアンプ１１によるビット線の充放電とがＡ４〜Ａ７の入力と並行して行われる結果、アクセス時間の短縮が図られる。 - 特許庁

The basic arrays having common word lines WL formed for every bit line BL group lined up in the Z direction are arranged lined up in the Y direction.例文帳に追加

Ｚ方向に揃ったビット線ＢＬ群毎に構成された、ワード線ＷＬが共通の複数の基本アレイ面が、Ｙ方向に並んで配置されている。 - 特許庁

To provide a semiconductor storage device which can realize low power consumption by reducing the number of times of charge and discharge of bit lines at the time of write-in.例文帳に追加

書き込み時ビット線のチャージ、ディスチャージ回数を低減させることによって、低消費電力化を実現できる半導体記憶装置を提供する。 - 特許庁

the transverse magnetic field is oriented orthogonal to the magnetic field generated by the word and bit lines (110 and 120), and increases the reproducibility of switching of the memory cell (150).例文帳に追加

横方向磁界は、ワードライン及びビットライン(110,120)によって生成される磁界に対して直交方向に配置され、メモリセル(150)の切替の再現性を増大させる。 - 特許庁

The control circuit is configured to start charging the bit lines at different timings for the plurality of planes.例文帳に追加

制御回路は、複数のプレーン毎にビット線の充電を開始するタイミングを異ならせてビット線を充電する動作を実行可能に構成されている。 - 特許庁

In the sense amplifier of the semiconductor memory device, a pair of bit lines are twisted in the sense amplifier positioned at an almost center position between left and right transfer gates.例文帳に追加

本発明の半導体記憶装置のセンスアンプは、左右のトランスファーゲート間のほぼ中央位置にあるセンスアンプ内で、ビット線対をツイストさせる。 - 特許庁

In this embodiment, the bit lines BL-1 to BL-4 are formed on a metal layer, and the word line 222 and the dielectric layer have flat or non-flat surfaces.例文帳に追加

この実施例では、ビット線ＢＬ−１〜ＢＬ−４が金属層上に形成され、ワード線222と誘電体層は、平坦または非平坦な表面を有する。 - 特許庁

To assure insulation between well regions in a semiconductor storage device having the well regions partitioned by an element isolation region as bit lines.例文帳に追加

素子分離領域により区分されたウェル領域をビット線として使用する半導体記憶装置においてウェル領域間の絶縁性を確保する。 - 特許庁

To hold less horizontal lines by allowing 512 bits per a bit line or more in a structure body of a word line segmented.例文帳に追加

セグメント化されたワード線路構造体において、ビット線路当たり５１２ビットおよびそれ以上を許容し、水平配線を少なく保持することである。 - 特許庁

Thereby, electric charges are extracted from the bit lines BL to the ground potential through the transistor Tr1, the first storage node ND1, and the transistor Q4 in this order.例文帳に追加

そのため、ビットラインＢＬからトランジスタＴｒ１、第１の記憶ノードＮＤ１、及びトランジスタＱ４をこの順に介して、接地電位に電荷が引き抜かれる。 - 特許庁

An interlayer insulation layer is formed over the entire plane, after the trench region is formed, and the bit lines BL1', BL2' are formed side by side on the interlayer insulation layer.例文帳に追加

トレンチ領域が形成された後全面に層間絶縁層を形成し、層間絶縁層上に複数のビットラインＢＬ１’、ＢＬ２’を並ぶように形成する。 - 特許庁

To provide a semiconductor memory capable of performing a burn-in test capable of impressing desired voltage stress across bit lines without using a sense amplifier circuit.例文帳に追加

センスアンプ回路を用いることなくビット線間に所望の電圧ストレスを印加可能なバーンインテストを実行可能な半導体記憶装置を提供する。 - 特許庁

Discharge transistors D0, D1 are provided between the ground and bit lines MBL0, MBL1 connected with the source and drain of the memory cell MC.例文帳に追加

メモリセルＭＣのソースおよびドレインと接続されたビット線ＭＢＬ０，ＭＢＬ１について、グランドとの間にディスチャージトランジスタＤ０，Ｄ１が設けられている。 - 特許庁

The reinforced sense amplifier detects that differential voltage between bit lines exceeds the minimum detectable threshold value of the reinforced sense amplifier.例文帳に追加

該強化センス増幅器は、ビット線およびビット線間の差動電圧が該強化センス増幅器の最小検出可能しきい値を超えることを検出する。 - 特許庁

A precharge voltage level of a current supply line (10) which transmits a writing current is set to the same level of the precharge voltage of bit lines (BL<O> to BL<N>).例文帳に追加

書込電流を伝達する電流供給線（１０）のプリチャージ電圧レベルを、ビット線（ＢＬ＜０＞−ＢＬ＜Ｎ＞）のプリチャージ電圧と同一レベルに設定する。 - 特許庁

A control section, when setting the threshold voltages of the reference cell transistors, sets the reference word line and the reference global bit lines to predetermined voltages.例文帳に追加

制御部は、リファレンスセルトランジスタの閾値電圧を設定するときに、リファレンスワード線およびリファレンスグローバルビット線をそれぞれ所定の電圧に設定する。 - 特許庁

A P channel type amplifier P_chAMP1 and memory cells constituting a memory cell array MCA1 are connected to the pair of bit lines BL1 and XBL1.例文帳に追加

ビット線対ＢＬ１及びＸＢＬ１には、Ｐチャネル型アンプＰ_ｃｈＡＭＰ１と、メモリセルアレイＭＣＡ１を構成するメモリセルとが接続されている。 - 特許庁

A read gate RG of a selected memory cell array drives the voltage of read data buses RDB and /RDB depending on the voltage of the bit lines BL and /BL.例文帳に追加

選択されたメモリセル列において、リードゲートＲＧは、ビット線ＢＬおよび／ＢＬの電圧に応じて、読出データバスＲＤＢおよび／ＲＤＢの電圧を駆動する。 - 特許庁

A memory cell array 1 is connected to word lines WL and a bit line BL and constituted so that a plurality of serially connected memory cells are arranged in matrix.例文帳に追加

メモリセルアレイ１は、ワード線ＷＬ、及びビット線ＢＬに接続され、直列接続された複数のメモリセルがマトリックス状に配置されて構成されている。 - 特許庁

To shorten charge/discharge time for bit lines to which nonvolatile memory cells are connected and to accelerate read of stored information from the nonvolatile memory cell.例文帳に追加

不揮発性メモリセルが接続するビット線に対する充放電時間を短縮して、不揮発性メモリセルからの記憶情報の読み出しを高速化する。 - 特許庁

The block BKjn has a plurality of MTJ elements 12 which are connected in series with parts between the read bit lines BLj and a ground terminal.例文帳に追加

ブロックＢＫｊｎは、読み出しビット線ＢＬｊと接地端子との間に接続される直列接続される複数のＭＴＪ素子１２を有する。 - 特許庁

It reads the data actually stored in the anti-fuse elements depending on which of the bit lines first becomes lower than the reference potential.例文帳に追加

どちらのビット線の電位が先に参照電位よりも低くなったかによって、アンチヒューズ素子に実際に記憶されているデータを読み出す構成とされている。 - 特許庁

To provide a memory system in which write operation speed of data can be increased even when capacity coupling between bit lines is large and a method for writing data.例文帳に追加

ビット線間の容量カップリングが大きい場合でも、データの書き込み動作の高速が図れるメモリシステム及びそのデータ書き込み方法を提供する。 - 特許庁

Each of the switches 46 (..., 46n, 46n+1,...) is connected with corresponding bit decode lines 20(..., 20n, 20n+1,...) and a read selecting signal line 90.例文帳に追加

スイッチ４６（…，４６ｎ ，４６ｎ＋１ ，…）のそれぞれには、対応するビットデコード線２０（…，２０ｎ ，２０ｎ＋１ ，…）とリード選択信号線９０が接続されている。 - 特許庁

At the time of reading out M data, potential difference in which amplitude is inverse between the pairs of bit lines BL1, /BL1 and BL2, /BL2 is generated, and M data is detected.例文帳に追加

Ｍデータの読み出し時に、ビット線対ＢＬ１，／ＢＬ１およびＢＬ２，／ＢＬ２間で高低が逆の電位差を発生させて、Ｍデータを検知する。 - 特許庁

Resistive elements R5-8 connected to a non-selection potential 1/2 VDD of the word line are connected to terminals of bit lines BL1-4, and potential reflection from each terminal when potentials of the word lines WL1-4 or the bit lines BL1-4 are varied are suppressed.例文帳に追加

ワードラインＷＬ１〜４の終端にワードラインの非選択電位１／２ＶＤＤに接続された抵抗素子Ｒ１〜４が接続し、また、ビットラインＢＬ１〜４の終端にビットラインの非選択電位１／２ＶＤＤに接続された抵抗素子Ｒ５〜８が接続し、ワードラインＷＬ１〜４、あるいはビットラインＢＬ１〜４の電位が変化した時の各々の終端からの電位反射を抑える。 - 特許庁

A latch type sense amplifier circuit is provided with a first latch circuit 3 and a second latch circuit 4 which output signals being equal each other when potential difference between a pair of bit lines is the prescribed value or more, and output signals being different each other when the potential difference between a pair of the bit lines is less than the prescribed value.例文帳に追加

ラッチ型センスアンプ回路には、ビット線対間の電位差が所定値以上であるときに相互に等しい出力信号を出力し前記ビット線対間の電位差が所定値未満であるときに相互に異なる出力信号を出力する第１のラッチ回路３及び第２のラッチ回路４が設けられている。 - 特許庁

A sequencer applies the write voltage while successively changing over the range of the plurality of bit lines by reducing the range in several times when the write unit is large and also applies the write voltage in the frequency smaller than the above steps by increasing the range of the plurality of bit lines when the write unit is small.例文帳に追加

シーケンサは、書き込み単位が大きいとき複数ビット線範囲を小さくして何回かに分けて順次複数ビット線範囲を切換えながら書き込み電圧を印加し、書き込み単位が小さいとき複数ビット線の範囲を大きくして上記よりも少ない回数で書き込み電圧を印加する。 - 特許庁

The array further includes at least one global write digit line coupled to the common local write digit lines of a plurality of row groups, and at least one global write bit line coupled to the common local write bit lines of a plurality of column groups.例文帳に追加

本アレイは、更に、複数個の行グループの共通の局所的書込デジット線へ結合している少なくとも１本のグローバル書込デジット線を包含しており、且つ複数個の列グループの共通の局所的書込ビット線へ結合している少なくとも１本のグローバル書込ビット線を包含している。 - 特許庁

Writing circuits 30a, 30c of a 1st group connected to even-numbered bit lines BL0, BL2 and writing circuits 30b, 30d of a 2nd group connected to odd-numbered bit lines BL1, BL3 are controlled by control signals TSE, TSO respectively to the activated state and inactivated state.例文帳に追加

偶数番目のビット線ＢＬ０、ＢＬ２に接続された第１グループの書き込み回路３０ａ、３０ｃと、奇数番目のビット線ＢＬ１、ＢＬ３に接続された第２グループの書き込み回路３０ｂ、３０ｄは制御信号ＴＳＥ、ＴＳＯにより各々活性化状態、非活性化状態に制御される。 - 特許庁

When the pair of dummy bit lines is driven by the dummy memory cell for self-timing, as the dummy memory cell for load is fixed to a state being different from that of the dummy memory cell for self-timing, it is prevented that drive of the pair of dummy bit lines is excessively quickened by a leak current of the dummy memory cell for load as conventionally.例文帳に追加

セルフタイミング用ダミーメモリセルによりダミービット線対が駆動される時，負荷用ダミーメモリセルがセルフタイミング用ダミーメモリセルと異なる状態に固定されているので，従来例のように負荷用ダミーメモリセルのリーク電流によりダミービット線対の駆動を過剰に早めてしまうことが防止される。 - 特許庁

A shield line SL is wired between both bit lines BL, BLb of the ferroelectric memory device and the potential of the shield line SL is lowered before rise (activation) of a selected plate line PL<0>, so that the potential of the bit lines BL, BLb is lowered and voltage to be applied to a ferroelectric capacitor is increased correspondingly to the drop of the potential.例文帳に追加

強誘電体メモリ装置のビット線ＢＬ、ＢＬｂ間にシールド線ＳＬを設け、選択プレート線ＰＬ＜０＞の立ち上がり（活性化）の前にシールド線ＳＬの電位を下げることにより、ビット線ＢＬ、ＢＬｂの電位が低下し、これに対応して強誘電体キャパシタに印加される電圧が上昇する。 - 特許庁

The data driver 30 for driving a plurality of data lines of the optoelectronic device, based on (i+j)-bit display data (i and j: natural numbers) includes a memory 200 which previously holds (j)-bit data of the display data as held data and a drive portion 210 driving the data lines, based on the display data.例文帳に追加

電気光学装置の複数のデータ線の各データ線を、（ｉ＋ｊ）（ｉ、ｊは自然数）ビットの表示データに基づいて駆動するためのデータドライバ３０は、表示データのうちｊビットのデータを予め保持データとして保持するメモリ２００と、表示データに基づいて前記データ線を駆動する駆動部２１０とを含む。 - 特許庁

In this memory device, in which ferroelectric memory cells (10) are arranged between word lines (W1-m) and bit lines (B1-n), at the time of read-operation, the prescribed voltage being higher than a positive anti-potential and lower than polarization saturation voltage can be applied between a selected word line and a selected bit line.例文帳に追加

ワード線（Ｗ１〜ｍ）とビット線（Ｂ１〜ｎ）との間に強誘電体メモリセル（１０）が配置されたメモリ装置であって、リード動作時に、強誘電体キャパシタ（１０）の正の抗電位より高く分極飽和電圧より低い所定の電圧を、選択されたワード線と選択されたビット線との間に印加可能に構成されている。 - 特許庁

The semiconductor storage device includes: a memory cell array MA in which the memory cells MC configured of a series connection of diodes Di and variable resistors VR are arranged at crossing parts of a plurality of bit lines BL and a plurality of word lines WL; and a control circuit for alternatively driving the bit line BL and the word line WL.例文帳に追加

半導体記憶装置は、ダイオードＤｉと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣが複数のビット線ＢＬ及び複数のワード線ＷＬの交差部に配置されたメモリセルアレイＭＡと、ビット線ＢＬ及びワード線ＷＬを選択駆動する制御回路とを備える。 - 特許庁

Each memory cell block MC has a plurality of memory cells consisting of a selection transistor Q and a ferroelectric capacitor C, a reference data storing memory cell consisting of a selection transistor QREF and a ferroelectric capacitor CREF, a read-out transistor QR, bit lines BL, sub-bit lines SBL, and a reset line RST.例文帳に追加

各メモリセルブロックＭＣは、選択トランジスタＱと強誘電体キャパシタＣとからなる複数のメモリセルと、選択トランジスタＱＲＥＦと強誘電体キャパシタＣＲＥＦとからなるリファレンスデータ格納メモリセルと、読み出しトランジスタＱＲと、ビット線ＢＬと、サブビット線ＳＢＬと、リセット線ＲＳＴとを有している。 - 特許庁

To provide a memory circuit in which erroneous read-out caused by level floating of the source line caused by a discharge current flowing into the source line from a pre-charged bit lines is prevented at the time of read-out, erroneous read-out based on capacity coupling between adjacent bit lines also is not caused, and large scale high integration can be performed.例文帳に追加

読み出し時に、プリチャージされたビット線からソース線に流入するデスチャージ電流により生じる前記ソース線のレベル浮きによる誤読み出しを防止し、かつ隣接ビット線間の容量カップリングに基づく誤読み出しも生じない、大規模高集積化が可能なメモリ回路を提供する。 - 特許庁

A potential applied to a plate line side electrode of a ferroelectric capacitor of the memory cell and a potential applied to a bit line are made the same by providing a plate line signal control circuit 28, thereby inputting the same signal to bit lines and plate lines of each memory cell when a semiconductor memory device is set to a stress test mode.例文帳に追加

半導体記憶装置がストレス試験モードに設定されるとき、各メモリセルのビット線とプレート線とに同じ信号を入力するプレート線信号制御回路２８を設けることにより、当該メモリセルの強誘電体キャパシタのプレート線側電極にかかる電位とビット線にかかる電位を同一にする。 - 特許庁

Select gate lines exposed to open side walls at a bit line contact position and a source line contact position are covered with an insulating film for ion implantation, and a first conductive diffusion layer is formed for bit line contact and source line contact.例文帳に追加

ビット線コンタクト位置及びソース線コンタクト位置の開口側壁に露出した選択ゲート線を絶縁膜で覆った状態でイオン注入を行って、ビット線コンタクト及びソース線コンタクト用の第１導電型拡散層を形成する。 - 特許庁