「Bit-lines」に関連した英語例文の一覧と使い方(27ページ目) - Weblio英語例文検索

During read-out operation, after the complementary bit lines BLT, BLB are charged to the prescribed potentials by a pre-charge circuit 60, they are discharged in accordance with each of complementary data.例文帳に追加

読み出し動作時、相補ビット線ＢＬＴ，ＢＬＢは、プリチャージ回路６０によって所定の電位に充電された後に、相補データのそれぞれに応じて放電される。 - 特許庁

The PN reception circuit 23e checks a bit error of the received data by using a method for a conventional PN reception circuit to measure the skew between the transmission lines.例文帳に追加

ＰＮ受信回路２３ｅは、入力されたデータを従来のＰＮ受信回路によってビット誤りのチェックをすることにより伝送路間のスキューを測定する。 - 特許庁

To provide a semiconductor device in which wasteful charging and discharging currents can be prevented from being repeatedly made to flow to bit lines when the same data are repeatedly read from the same memory cell.例文帳に追加

同じメモリセルから同じデータを繰り返し読み出す場合に、ビット線に無駄な充放電電流が繰り返し流れるのを防止できる半導体装置を提供する。 - 特許庁

A data write current for applying a data write magnetic field along an axis of easy magnetization to the selected memory cell is supplied to bit lines BLj and /BLj corresponding to a selected column.例文帳に追加

選択列に対応するビット線ＢＬｊ，／ＢＬｊには、磁化容易軸に沿ったデータ書込磁界を選択メモリセルに印加するためのデータ書込電流が供給される。 - 特許庁

No switch is required in the middle of global bit lines GBLT0 and GBLB0, and no problem occurs in time-division restoration.例文帳に追加

これにより、グローバルビット線ＧＢＬＴ０，ＧＢＬＢ０の途中にスイッチを介在させる必要がなくなるとともに、時分割でリストア動作を行う場合の問題が生じない。 - 特許庁

Based on the count of horizontal sync signal from a 4 bit counter 122, the selector 123 adds the absolute differentiation values of 16 lines through the adders 124-0 to 124-15.例文帳に追加

セレクタ123は、４bitカウンタ122がカウントする水平同期信号のカウント値に基づいて、16本のラインの微分値の絶対値をそれぞれ加算器124-0乃至124-15により加算させる。 - 特許庁

To provide a latch type sense amplifier circuit which is hardly affected by dispersion of elements and which can detect insufficient potential difference between bit lines if any.例文帳に追加

素子ばらつきの影響を受けにくく、ビット線対間の電位差が不十分である場合にそのことを検出することができるラッチ型センスアンプ回路を提供する。 - 特許庁

To provide a semiconductor memory device that can enlarge a page size enabling writing or readout and achieves acceleration of operation speed even if a sense amplifier is shared by multiple bit lines.例文帳に追加

センスアンプが複数のビット線に共有されていても、書込みまたは読出し可能なページサイズを大きくし、動作速度を向上させた半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor memory apparatus in which coupling noise between adjacent bit lines can be reduced without arranging a shield line which does not contribute to a memory function directly.例文帳に追加

直接にはメモリ機能に寄与しないシールド線を配置することなく、隣接ビット線間のカップリングノイズを低減できるようにした半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor memory device provided with a sense amplifier of a current detection type which prevents excessive initial current from being made to flow in initial charging of bit lines.例文帳に追加

ビット線の初期充電時に過大な初期電流が流れるのを防止するこてができる電流検知型のセンスアンプを備えた半導体記憶装置を提供する。 - 特許庁

The sense latch circuit 71 carries out a voltage-sensing of a BL potential change caused when the drive controller controls direct verify operation, based on potentials of complementary sense bit lines (/SBL).例文帳に追加

センスラッチ回路７１は、駆動制御部がダイレクトヴェリファイ動作を制御することによるＢＬ電位変化を、例えばセンスビット補線（／ＳＢＬ）の電位を基準に電圧センスする。 - 特許庁

To provide a signal transfer method, a bit stream transfer method and a pack battery that can reduce signal lines connected to a pack battery having an authentication function.例文帳に追加

認証機能を有するパック電池に接続される信号線を削減することが可能な信号授受方法、ビット列の伝送方法及びパック電池を提供する。 - 特許庁

This writing circuit (24) can provide the selected word and bit lines (14 and 16) with the controllable and bidirectional writing currents without exceeding the destruction threshold of the memory cells (12).例文帳に追加

該書き込み回路(24)は、メモリセル(12)の破壊限界を超えることなく選択されたワード及びビットライン(14,16)に制御可能で双方向の書き込み電流を提供することができる。 - 特許庁

The control circuit is arranged and constituted so that the bit lines are reset to a previously decided potential state only for some period in response to transition of an input address signal.例文帳に追加

制御回路部は、入力アドレス信号の遷移に応答して、ビットラインを、ある期間だけ、予め定められた電位状態にリセットするように配置構成されている。 - 特許庁

Pre-charge operation can be completed by a non-activation time τB of a sense amplifier and an equalizing time τC of a pair of bit lines, so that a pre-charge period can be shortened.例文帳に追加

プリチャージ動作を、センスアンプの非活性化時間τＢおよびビット線対のイコライズ時間τＣのみで完了させることができ、プリチャージ期間の短縮を図ることができる。 - 特許庁

To provide a nonvolatile semiconductor memory that enables a short-channel transistor and reduces the parasitic capacitance between bit and word lines.例文帳に追加

トランジスタの短チャネル化を可能にすると共に、ビット線とワード線との間の寄生容量を小さくすることができる不揮発性半導体記憶装置を提供すること。 - 特許庁

A two phase pre-charge circuit is operated so that voltage by a pre-charge voltage source is applied to bit lines in an operation mode period, but the circuit is turned to be in an off-state in a standby mode period.例文帳に追加

二相プリチャージ回路は、作動モード期間にプリチャージ電圧源による電圧をビット線に印加させるように作動するが、待機モード期間にOFF状態となる。 - 特許庁

In the nonvolatile ferroelectric memory device, each memory cell 300 is connected between bit lines BL0 and BL1, and constituted of an access transistor 301 and a ferroelectric capacitor 302.例文帳に追加

不揮発性強誘電体メモリ装置において、各メモリセル300はビットラインBL0,BL1の間に連結されており、アクセストランジスタ301及び強誘電体キャパシタ302で構成される。 - 特許庁

The semiconductor memory device is equipped with: multiple memory blocks B provided in matrix configuration; and multiple main bit lines GL provided in association with the memory blocks B.例文帳に追加

半導体記憶装置は、行列状に設けられた複数のメモリブロックＢと、複数のメモリブロックＢに対応して設けられた複数の主ビット線ＧＬとを具備する。 - 特許庁

Bit lines BL0a, BL0b, BL1a, and BL1b are connected to input of buffers B1, B4 with switch respectively, and each output is given to a sense amplifier SA1.例文帳に追加

ビット線ＢＬ０ａ、ＢＬ０ｂ、ＢＬ１ａおよびＢＬ１ｂは、それぞれ、スイッチ付きバッファＢ１〜Ｂ４の入力に接続され、それぞれの出力が、センスアンプＳＡ１に与えられる。 - 特許庁

To provide a display system, a display controller, and a display control method that can drive a panel having scanning lines different in number from output bit numbers without causing a decrease in luminance.例文帳に追加

輝度の低下を招くことなく、出力ビット数と異なる走査ライン数を有するパネルを駆動できる表示システム、表示コントローラ及び表示制御方法を提供する。 - 特許庁

To provide a semiconductor memory device which accurately detects, for example, a short circuit failure by applying stress between two bit lines connected to adjacent two memory cells.例文帳に追加

隣接する２つのメモリセルに接続される２本のビット線の間でストレスを印加して、ショート不良等を的確に検知可能な半導体記憶装置を提供する。 - 特許庁

When subjecting bit map data to resolution conversion, it is determined whether characters or lines are included in a pixel area to be converted, and whether they are white pixels or white-deemed pixels.例文帳に追加

ビットマップデータを解像度変換する際に、変換対象の画素領域に文字又は線が含まれ、かつ、白もしくは白とみなせる画素であるかが判定される。 - 特許庁

AS complementary data are written in these two memory cells, voltage between bit lines at the time of sense operation can be increased sufficiently and refresh-internal can be lengthened.例文帳に追加

これらの２つのメモリセルには相補なデータが書込まれるため、センス動作時のビット線間電圧は十分大きくすることができ、リフレッシュ間隔を長くすることができる。 - 特許庁

To achieve a semiconductor storage for reducing a layout area by reducing the influence of the feedthrough current of a sense amplifier in writing and the coupling between bit lines.例文帳に追加

書き込み時のセンスアンプの貫通電流およびビット線間のカップリングの影響を低減でき、レイアウト面積を縮小できる半導体記憶装置を実現する。 - 特許庁

The semiconductor memory includes a plurality of partial areas including one first memory cell and at least one second memory cell among memory cells connected to bit lines.例文帳に追加

半導体メモリは、ビット線に接続されているメモリセルのうち、１つの第１メモリセルと少なくとも１つの第２メモリセルを含む複数のパーシャル領域を有している。 - 特許庁

The output signals to be output to the plurality of bit lines are signals corresponding to the signals of which the analog voltages to be measured applied on the word line are converted to digital signals.例文帳に追加

複数のビットラインに出力される出力信号は、ワードラインに印加される被測定アナログ電圧をデジタル信号に変換した信号に対応する信号である。 - 特許庁

A read gate RG corresponding to the selected column drives the voltage of read data buses RDB and /RDB by driving force corresponding to the voltage of corresponding bit lines BL and /BL.例文帳に追加

選択列に対応するリードゲートＲＧは、対応するビット線ＢＬ，／ＢＬの電圧に応じた駆動力で、リードデータバスＲＤＢ，／ＲＤＢの電圧を駆動する。 - 特許庁

In data read-out processing, each of voltage of the bit lines BL1-BLn is compared with the read-out reference line RL, and data of a memory cell is read out.例文帳に追加

データ読み出し処理においては、ビット線ＢＬ１〜ビット線ＢＬｎの電圧と読み出し参照線ＲＬの電圧とが比較されて、メモリセルのデータが読み出される。 - 特許庁

In a writing operation, each of the two memory cells coupled with the two first bit lines coupled with one first amplifier circuit stores different data.例文帳に追加

書き込み動作において、１つの第１増幅回路に結合されたところの２つの第１ビット線に結合された２つのメモリセルの各々は異なるデータを格納する。 - 特許庁

Two complementary read bit lines for reading out data from respective memory cells MC_1-MCN are arranged on the opposite sides in the arranging direction of the memory cells MC_1-MCN.例文帳に追加

メモリセルＭＣ_1 〜ＭＣ_N の配置方向の両側には、各メモリセルＭＣ_1 〜ＭＣ_N からデータを読み出すための相補的な２本の読み出しビット線が平行に配置されている。 - 特許庁

This device has many memory cells (Z0, Z1, etc.), and these memory cells are provided respectively in a memory cell field between a word line(WL) and bit lines (BL, BL0, BL1, etc.).例文帳に追加

多数のメモリセル（Ｚ０，Ｚ１，・・・）を有し、これらのメモリセルが、それぞれワードライン（ＷＬ）とビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）との間のメモリセルフィールドに設けられている。 - 特許庁

In an Si substrate 1, buried conductor films 2 which function as source-drain areas and bit lines, diffusion layers 3, and buried separating insulating films 7 are provided.例文帳に追加

Ｓｉ基板１には、ソース・ドレイン領域及びビット線として機能する埋め込み導体膜２及び拡散層３と、埋め込み分離絶縁膜７とが設けられている。 - 特許庁

At the time of write-in time of data, a pseudo ground line VGj provided corresponding to the pair of bit lines BLj, /BLj to be written is connected to power source voltage VDD through a transistor 33_j.例文帳に追加

データ書き込み時には、書き込み対象のビット線対ＢＬｊ，／ＢＬｊに対応する疑似グランド線ＶＧｊが、トランジスタ３３_ｊを介して電源電圧ＶＤＤに接続される。 - 特許庁

For transmitting one status signal (ON, OFF signal) in own system, it is converted to a two-bit signal (1, 0) or (0, 1) and transmitted to other system over two signal lines.例文帳に追加

自系の１つの状態信号（ＯＮ、ＯＦＦ信号）を送信する際、２ビットの（１，０）または（０，１）信号に変換し、２つの信号ラインを用いて他系へ送信する。 - 特許庁

A data line-driving circuit 140 includes: an X shift register 142 which selects, in prescribed order, blocks in which data lines 114 are collected for every eight lines, in the period of time in which scanning lines 112 are selected; and A/D conversion circuits 144 which convert the voltages of analog signals An supplied to a signal line 152 to 8-bit data bits.例文帳に追加

データ線駆動回路１４０は、走査線１１２が選択される期間にデータ線１１４を８本毎にまとめたブロックを、所定の順番で選択するＸシフトレジスタ１４２と、信号線１５２に供給されたアナログ信号Ａnの電圧を８ビットのデータビットに変換するＡ／Ｄ変換回路１４４とを含む。 - 特許庁

Electric charges are supplied by a precharging circuit 390 equipped with bit lines DLi and DLR to be charged up and feedback circuits 270 and 271 provided for them, and further a dummy bit line 283 and a feedback circuit 272 equivalent or similar to them.例文帳に追加

チャージアップすべきビット線ＤＬｉおよびＤＬＲとそれに備わるフィードバック回路２７０および２７１のほかに、これと等価もしくは類似のダミービット線２８３とフィードバック回路２７２を備えるプリチャージ回路２９０で電荷の供給を行う。 - 特許庁

The inverting sense circuit 10 senses data of the bit lines BL when reading the data and sets so that current does not flow in either the main data line MDL on the upper layer side or the bit line BL on the lower layer side when the current flows in the other.例文帳に追加

反転センス回路１０は、データの読み出し時に、ビット線ＢＬのデータをセンスすると共に、上層側のメインデータ線ＭＤＬと下層側のビット線ＢＬとの間で一方に電流が流れるときに他方に電流が流れないように設定する。 - 特許庁

A bit line BL0 is grounded via the MOS transistor Q0 and a bit line XBL0 is grounded via a MOS transistor Q0' for simultaneously bringing potential of output lines OUTH, OUTL of the memory cells M00, M10 to Mn0 into ground potential.例文帳に追加

メモリセルＭ００、Ｍ１０・・・・Ｍｎ０の出力線ＯＵＴＨ、ＯＵＴＬの電位を同時に接地電位にするために、ビット線ＢＬ０はＭＯＳトランジスタＱ０を介して接地され、ビット線ＸＢＬ０はＭＯＳトランジスタＱ０’を介して接地されている。 - 特許庁

By constructing the other bit line BL2p of the pair in the same way as the adjacent sense amplifier row 10-3 and cell arrays 11 (-2, -3) on both sides of the same row, the sense amplifier row 10-2 can achieve balanced capacity as a pair of bit lines BL2(a).例文帳に追加

センスアンプ列１０−２が、対のうち他方のビット線ＢＬ２ｐを、隣り合うセンスアンプ列１０−３とこの両側のセルアレイ１１（−２，−３）とを上記同様に構成し、対のビット線ＢＬ２（ａ）として容量バランスを図ることもできる。 - 特許庁

Before data of a selected memory cell is detected, the control part generates the reference voltage based on the current flowing in one bit line out of a plurality of bit lines connected to a plurality of memory cells in a half-selected state detected by the sense amplifier.例文帳に追加

制御部は、選択されたメモリセルのデータを検出する前に、センスアンプにより検出された半選択状態とされた複数のメモリセルに接続された複数のビット線のうち１つのビット線に流れる電流に基づき基準電圧を生成する。 - 特許庁

Meanwhile, each of receivers R_1-R_n multiplies each signal transmitted, through the n pieces of bus lines, from the other electronic circuit by a bit corresponding to the n-bit diffusion code and restores the data signal from the multiplication result.例文帳に追加

一方、受信器Ｒ_１〜Ｒ_ｎは、ｎ本のバスラインを通じて他の電子回路から送られる各信号に、ｎビットからなる拡散符号の対応するビットをそれぞれ乗算して、この乗算結果からデータ信号を復元するようにしたものである。 - 特許庁

More pairs of bit lines are simultaneously connected to a data bus line at the time of a stress test mode than that at the time of a normal write-in mode, and voltage of a H level and a L level are applied to a pair of bit line simultaneously connected from a write-in amplifier connected to the data bus line.例文帳に追加

ストレス試験モードの時に、通常の書き込みモード時より多くのビット線対がデータバス線に同時に接続され、データバス線に接続された書き込みアンプから同時接続されたビット線対にＨレベルとＬレベル電圧を印加する。 - 特許庁

The semiconductor device 101 is provided with a plurality of read circuits RDCs which are provided in association with bit lines BL, each reading the storage data of a memory cell MC connected to the corresponding bit line BL and output them to a global read line GRIO.例文帳に追加

半導体装置１０１は、ビット線ＢＬに対応して設けられ、各々が、対応のビット線ＢＬに結合されたメモリセルＭＣの記憶データを読み出してグローバル読み出し線ＧＲＩＯへ出力する複数の読み出し回路ＲＤＣを備える。 - 特許庁

Metal bit lines 123A, 123B are specified to cross a word line 119 on the bit line diffused part 115 so as to bring into contact with the position corresponding to the specified region by a normal contact forming technique and a metallization technique.例文帳に追加

通常のコンタクト形成技術及びメタライゼーション技術によって、金属ビットライン１２３Ａ，１２３Ｂは、そのように規定された領域に対応する箇所に接触するようにビットライン拡散部１１５上のワードライン１１９を横切るように規定される。 - 特許庁