「Bit-lines」に関連した英語例文の一覧と使い方(29ページ目) - Weblio英語例文検索

The interlayer insulation film 31 on the plug 11 is etched with a silicon nitride film 32 used for pattern etching of the bit lines 12 as a hard mask to make the plug 11 salient in a groove 40.例文帳に追加

ビットライン１２のパターンエッチングに用いたシリコン窒化膜３２をハードマスクとして用いてプラグ１１上の層間絶縁膜３１をエッチングし、プラグ１１を溝４０内に突出させる。 - 特許庁

The column switch signal CL01 or CL11 turns on a corresponding column switch, and connects a selected bit lines BL1, BL2, /BL1, or /BL2 to a data bus DB or /DB.例文帳に追加

コラムスイッチ信号ＣＬ０１あるいはＣＬ１１は対応するコラムスイッチを導通し、選択されているビット線ＢＬ１、ＢＬ２、／ＢＬ１、あるいは／ＢＬ２をデータバスＤＢ、あるいは／ＤＢに接続する。 - 特許庁

A gate of the MISFET-Q and a MIS gate of the thyristor TH are connected to word lines WL1, WL2, and a drain of the MISFET-Q is connected to the bit line BL.例文帳に追加

ＭＩＳＦＥＴ−ＱのゲートとサイリスタＴＨのＭＩＳゲートは、ワード線ＷＬ１，ＷＬ２に接続され、ＭＩＳＦＥＴ−Ｑのドレインがビット線ＢＬに接続される。 - 特許庁

To provide a nonvolatile semiconductor memory which has excellent reliability, write controllability, and writing speed better than a conventional charge share system between global bit lines.例文帳に追加

従来のグローバルビット線ＧＢＬ間チャージシェア方式よりも優れた信頼性、書込制御性および書込速度を有する低消費電力の不揮発性半導体記憶装置を提供する。 - 特許庁

To minimize trap phenomenon, in which charges are confined in an insulating layer on an element isolation structure, and prevent interference between bit lines, in the method for manufacturing flash memory device.例文帳に追加

フラッシュメモリ素子の製造方法において、素子分離構造上の誘電体層に電荷が閉じ込められるトラップ現象を最小限に抑えてビット線間の干渉を防ぐようにする。 - 特許庁

To provide a non-volatile semiconductor memory device and a method of manufacturing the same which are capable of narrowing a word-line width for increasing the integration degree or the like while securing a withstand voltage between bit lines.例文帳に追加

高集積化等のために、ビット線間の耐圧を確保しながら、ワード線の幅を狭めることができる不揮発性半導体記憶装置及びその製造方法を提供する。 - 特許庁

In the case of erasing a block 0, a voltage Vpp is applied to selection word lines WL0-WL31, while a voltage Vneg is applied to a substrate (well) and sub-bit linear SUB 0-SBL 4096 each.例文帳に追加

ブロック０をイレースする場合は、選択ワード線ＷＬO〜ＷＬ31には電圧Ｖppを印加する一方、基板(ウェル)およびサブビット線ＳＢＬO〜ＳＢＬ4096の各々には電圧Ｖnegを印加する。 - 特許庁

Selective transistors Trs1 and Trs2 are respectively provided in the P-well regions same as the memory cell transistors bonded with corresponding sub bit lines, out of the P-well regions 10.1 and 10.2.例文帳に追加

選択トランジスタＴｒｓ１およびＴｒｓ２は、Ｐウェル領域１０．１および１０．２のうち、対応するサブビット線が結合するメモリセルトランジスタと同一のＰウェル領域に設けられる。 - 特許庁

One end of each of the bit lines is connected to a data bus RDB1 or RDB2 via a reading selection gate 65 for transmitting read data from the selected memory cell when the data are read.例文帳に追加

各ビット線の一端は、データ読出時に選択メモリセルからの読出データを伝達するための読出選択ゲート６５を介して、データバスＲＤＢ１またはＲＤＢ２と接続される。 - 特許庁

When a memory cell cell is not selected, a recover bar signal is low, NOR circuits 4, 5 are low, PMOS transistors T4, T5 are turned on, and bit lines BL, BL bar are pre-charged.例文帳に追加

メモリセルｃｅｌｌが選択されていない時、recover バー信号がローでＮＯＲ回路４、５がローになってＰＭＯＳトランジスタＴ４，Ｔ５がオンになり、ビット線ＢＬ，ＢＬバーをプリチャージする。 - 特許庁

Thus, arithmetic processing in which bit lines BL and transistors in a memory cell array 1 are used is not required, and hence a read-out time can be shortened and power consumption can be reduced.例文帳に追加

このように、ビット線ＢＬやメモリセルアレイ１内のトランジスタを使った演算処理を行う必要がないため、読出時間を高速化することができ、消費電力を低減できる。 - 特許庁

A magnetic field is generated by making current flow through the word lines 4a and 4b and the common bit line 3, and the spin arrangement of the respective MTJ elements 1 and 2 is varied by the composed magnetic field.例文帳に追加

この書き込みワード線４ａ，４ｂおよび共通ビット線３に電流を流して磁場を発生させ、その合成磁場によって各ＭＴＪ素子１，２のスピン配置を変化させる。 - 特許庁

A program voltage is applied to the selected word lines and a first voltage is applied to the bit line BL3 connected to the third cell to program the third cell to the PV3 state.例文帳に追加

選択されたワード線にプログラム電圧を印加し、第３セルに連結されたビット線ＢＬ３には第１電圧（例えば０Ｖ）を印加して第３セルをＰＶ３状態にプログラムする。 - 特許庁

To provide a space-saving semiconductor memory capable of recovering the lowering of the potential of bit lines due to the coupling capacity at the time of data write-in, without increasing load at the time of read-out.例文帳に追加

データ書き込み時のカップリング容量によるビット線電位の低下を回復可能な半導体記憶装置を、読み出し時の負荷を増加させることなく、省スペースで提供する。 - 特許庁

Furthermore, the power source control circuit lowers the voltage to be applied to the power source lines VL1, GL1 which are provided in the one bit column in which the latch up is generated, etc., to a prescribed value according to the detection signal 1.例文帳に追加

また、電源制御回路は、検知信号１に応じて、ラッチアップの発生した１ビット列に設けられた電源線ＶＬ１、ＧＬ１等に与える電圧を所定値まで低下させる。 - 特許庁

A data memory cell block 1 is provided with 4,000 strings having memory cells M1 to M4 in which 4 threshold values are written, and data bit lines BL1 to BL4000 connected to the strings.例文帳に追加

データメモリセルブロック１には、４値のしきい値が書き込まれるメモリセルＭ１〜Ｍ４をもつ４０００本のストリングと、該各ストリングに接続されたデータビット線ＢＬ１〜ＢＬ４０００を設ける。 - 特許庁

A plurality of nonvolatile memory cells MC1-MC5 of which the gates are connected to the same word line WL1 are connected in series, also, are connected to adjacent bit lines BL1-BL6 respectively.例文帳に追加

同一のワード線ＷＬ１にゲートを接続する複数の不揮発性メモリセルＭＣ１〜ＭＣ５は直列に接続され、かつ、それぞれ隣接したビット線ＢＬ１〜ＢＬ６に接続される。 - 特許庁

A read circuit 100 reads k pieces (k is a natural number) of data from bit lines BL1-BLk prepared for each column of memory cells arranged in a matrix form and outputs as serial data DS.例文帳に追加

リード回路１００は、マトリクス状に配置されたメモリセルの列ごとに設けられたビットラインＢＬ１〜ＢＬｋからｋ個（ｋは自然数）のデータを読み出し、シリアルデータＤＳとして出力する。 - 特許庁

After field shield transistors are formed in a selective transistor region having a narrow element separating width, element separation is performed on local bit lines by impressing 0 V upon the gates 223 of the field shield transistors.例文帳に追加

素子分離幅の小さい選択トランジスタ領域にフィールドシールドトランジスタを形成し、フィールドシールドトランジスタのゲート２２３に０Ｖを印加することにより、ローカルビット線の素子分離を行う。 - 特許庁

An input value to be written in the memory cell 100 is received by the switching mechanism 137, the switching mechanism transmits this input value to one side of the bit lines 32, 34 based on a value of a mode signal.例文帳に追加

メモリセル(100)に書き込まれるべき入力値は、スイッチング機構(137)によって受け取られ、スイッチング機構がこの入力値を、モード信号の値に基づいてビットライン(32,34)の一方に伝達する。 - 特許庁

To provide a design method for facilitating tests, capable of being applicable when bit widths of data signal lines are not uniform and determining pathways, taking into consideration the number of stage for a register and area overhead.例文帳に追加

データ信号線のビット幅が均一でない場合にも適用可能で、レジスタ段数および面積オーバーヘッドを考慮した経路の決定が可能なテスト容易化設計方法を提供する。 - 特許庁

Moreover, bit lines 121 are formed on the pad Si and wiring 122 connected to the silicate 117 on the diffusion layers 115 and 116 and a capacity 131 connected to the pad Si are formed.例文帳に追加

さらに、パッドＳｉ上にビット線１２１を形成し、Ｓ・Ｄ拡散層上の珪化物に接続される配線１２２とパッドＳｉに接続される容量１３１を形成する。 - 特許庁

After data stored in the memory cells 1 is reset to "0", an analog current Iin proportional to the analog voltage Vin is shunted to (2^n-1) bit lines BL of each memory block MB(2^n-1).例文帳に追加

メモリセル１の記憶データを「０」にリセットした後に、アナログ電圧Ｖｉｎに比例するアナログ電流Ｉｉｎを、各メモリブロックＭＢ（２^ｎ−１）の（２^ｎ−１）本のビット線ＢＬに分流させる。 - 特許庁

When returning from the power-down mode to the normal operation mode, the semiconductor storage device sequentially precharges only the bit lines BL and /BL of a memory cell array block 11 to be accessed out of the plurality of memory cell array blocks.例文帳に追加

パワーダウンモードから通常動作モードへの復帰時には、複数のメモリセルアレイブロックのうち、アクセスされるメモリセルアレイブロック１１のビットラインＢＬ，／ＢＬのみを順次プリチャージする。 - 特許庁

Diffusion layers functioning as sources or drains for a plurality of memory transistors arranged in the row direction are formed in common in the specified region of the semiconductor substrate as the bit lines 106.例文帳に追加

次に、半導体基板の所定領域に、列方向に並ぶ複数の前記メモリトランジスタのソースまたはドレインとして機能する拡散層をビット線106として共通に形成する。 - 特許庁

A semiconductor storage includes first and second bit lines B3b, B0a, where data from first and second memory cells are read each by activating a word line W.例文帳に追加

半導体記憶装置は、ワード線Ｗが活性化されることにより第１、第２メモリセルからのデータがそれぞれ読み出される第１ビット線Ｂ３ｂ、第２ビット線Ｂ０ａを含む。 - 特許庁

To make color image pixels correspond to N successive, associated scan lines in a method of processing color-image pixel-data for outputting by a multi-bit (N) color-image output device.例文帳に追加

マルチビット（Ｎ）カラー画像出力装置にて出力するためのカラー画像画素データを処理する方法において、カラー画像画素を、関連付けられたＮ個の連続的なスキャンラインに対応付ける。 - 特許庁

can provide a controllable, bi-directional write current to selected word and bit lines (14, 16) without exceeding breakdown limits of the memory cells (12).例文帳に追加

該書き込み回路（２４）は、メモリセル（１２）の破壊限界を超えることなく選択されたワード及びビットライン（１４，１６）に制御可能で双方向の書き込み電流を提供することができる。 - 特許庁

Thus, since the plurality of sense amplifiers are allocated to the same bit lines BL and they are operated in parallel, read-out of data can be performed at high speed.例文帳に追加

このように、同じビット線ＢＬに対して複数のセンスアンプが割り当てられており、これらを並列に動作させていることから、データの読み出しを高速に行うことが可能となる。 - 特許庁

In the same way, switch elements ϕ 200 are provided at preceding stages of bit lines BL1-BL3, and each write-in line BL1-BL3 is connected to a power source circuit 14 through the switch elements ϕ 200.例文帳に追加

同様に、ビット線ＢＬ１〜ＢＬ３の前段にスイッチ素子φ２００を設け、各ビット線ＢＬ１〜ＢＬ３をスイッチ素子φ２００を介して電源回路１４に接続する。 - 特許庁

A BL driver 6 applies a writing current in a direction corresponding to logic of a data signal to all bit lines in a selected segment, and writes the data signal in a memory cell in the selected block.例文帳に追加

ＢＬドライバ６は、データ信号の論理に応じた方向の書込電流を選択されたセグメント内の全ビット線に流して、選択されたブロックのメモリセルにデータ信号を書込む。 - 特許庁

The sense amplifier has a buffer which is connected to the charge transfer circuit CTC and discharges electric charges charged in the bit lines BLT00, BLT01.例文帳に追加

そして、センスアンプには、電荷転送回路ＣＴＣに接続されビット線ＢＬＴ００及びＢＬＴ０１に充電された電荷を電荷転送回路ＣＴＣに排出するバッファが設けられている。 - 特許庁

The semiconductor device comprises the memory circuit including: a plurality of dynamic memory cells arranged at respective crossed positions of bit lines and a plurality of word lines; row decoders connected to the plurality of word lines; and row address latch circuits latching read and write row addresses at a transition point of a clock signal and having operation to supply the addresses to the row decoders.例文帳に追加

ビット線及び複数のワード線のそれぞれの交差位置に設けた複数のダイナミックメモリセルと、前記複数のワード線に接続された行デコーダと、読取及び書込行アドレスをクロック信号の遷移点でラッチし、該アドレスを前記行デコーダに供給する働きがある行アドレスラッチ回路とを備えたメモリ回路から成る半導体装置である。 - 特許庁

The semiconductor storage device includes a memory cell array MA having memory cells MC arranged therein at respective intersections between bit lines BL and word lines WL, a plurality of memory blocks 1 in which the memory cell arrays MA are laminated, and a control circuit configured to apply a voltage to a selected memory cell MC positioned at an intersection between the selected bit line BL and the selected word line WL so that a certain potential difference is applied thereto.例文帳に追加

半導体記憶装置は、メモリセルＭＣがビット線ＢＬ及びワード線ＷＬの交差部に配置されたメモリセルアレイＭＡと、メモリセルアレイＭＡが積層された複数のメモリブロック１と、選択ビット線ＢＬ及び選択ワード線ＷＬの交差部に配置された選択メモリセルＭＣに所定の電位差がかかるよう電圧を印加する制御回路とを備える。 - 特許庁

In a first block and a second block each including a prescribed number of bit lines 10 held between the adjacent lining wires 9, positions of the bit lines 10 simultaneously selected in the first and second blocks with reference to ends of the first and second blocks respectively during data reading are different from each other.例文帳に追加

そして、隣接する裏打ち配線９によって挟まれる所定の数のビット線１０がそれぞれ配置される第１ブロックおよび第２ブロックにおいて、データの読み出し時に同時に選択される第１ブロックのビット線１０の第１ブロックの端部を基準とする位置と、第２ブロックのビット線１０の第２ブロックの端部を基準とする位置とが異なるように構成されている。 - 特許庁

In reading, specified voltages are applied to word lines and source lines to set the voltage of the bit line BL according to the threshold voltage of a selected memory cell, the level change of a node ND0 is detected with a stepwise varying level type read signal VBLA3H applied to the gate of a high-withstand voltage transistor N1, thereby judging the voltage of the bit line BL.例文帳に追加

読み出しのとき、ワード線およびソース線にそれぞれ所定の電圧を印加することにより、選択メモリセルのしきい値電圧に応じてビット線ＢＬの電圧が設定され、高耐圧トランジスタＮ１のゲートに階段状にレベルが変化する読み出し信号ＶＢＬＡ３Ｈを印加しながら、ノードＮＤ０のレベル変化を検出することにより、ビット線ＢＬの電圧を判定する。 - 特許庁

To provide a semiconductor device wherein a cell array area can be reduced by forming a bit line contact in a cell array region in a narrow width and junction leakage can be prevented by reducing resistance in word lines and the bit line contact, and to provide a method of manufacturing the same.例文帳に追加

セルアレイ領域におけるビット線コンタクトの幅を小さく形成し、セルアレイ面積を縮小することが可能になるとともに、ワード線およびビット線コンタクトを低抵抗化し、ジャンクションリークを改善することが可能になる半導体装置およびその製造方法を提供する - 特許庁

In the game machine inspection device, when the bit data of first data and second data transmitted through a certain data signal line out of a plurality of data signal lines have the same value, an inspection data generating means 124 generates inspection data to transmit the reverse value of the bit data through the same data signal line.例文帳に追加

遊技機検査装置において、検査データ生成手段１２４は、複数のデータ信号線のうち、あるデータ信号線を介して送信される第１データと第２データのビットデータが同値であるとき、そのビットデータの反転値を同じデータ信号線で送信すべき検査データを生成する。 - 特許庁

High-order picture data line D3 among input picture data are fed to a picture data feeding line L3 in a data line driving circuit for high-order bit 200 and, on the other hand, low-order picture data D0 top D2 are fed to picture data feeding lines L0 to L2 in a data line driving circuit for low-order bit 300.例文帳に追加

入力画像データのうち上位画像データＤ３は上位ビット用データ線駆動回路２００中の画像データ供給線Ｌ３に供給される一方、下位画像データＤ０〜Ｄ２は下位ビット用データ線駆動回路３００中の画像データ供給線Ｌ０〜Ｌ２に供給される。 - 特許庁

The timing generation circuit includes a timing selection circuit for selecting a timing with a predetermined sequence from among timings in which each of bit line signals in the plurality of bit lines changes, and generates an activation timing for activating the plurality of sense amplifiers based on the selected timing.例文帳に追加

前記タイミング生成回路は、前記複数のビット線における各ビット線信号が変化するタイミングの中から予め定められた順番のタイミングを選択するタイミング選択回路を有し、選択されたタイミングに基づいて、前記複数のセンスアンプを活性化する活性化タイミングを生成する。 - 特許庁

In this nonvolatile semiconductor memory device, a memory string connecting in series a plurality of storage elements MT101 to MT116 that can electrically write and delete the data is connected between the first and second common lines (bit line connected to the memory string and the adjacent bit line).例文帳に追加

電気的にデータの書き込みおよび消去が可能な記憶素子ＭＴ１０１〜ＭＴ１１６が複数個直列に接続されたメモリストリングが、第１および第２の共通線（当該メモリストリングが接続されたビット線と、隣のビット線）の間に接続された不揮発性半導体記憶装置である。 - 特許庁

A semiconductor integrated circuit device 1 is equipped with; a SRAM (Static RAM) cell array 11 in which a plurality of memory cells each of which consists of CMOSFETs are arranged in matrix; and power source lines VL1 and GL1, etc., which are provided every one bit column , such as one bit column of the SRAM cell array 11.例文帳に追加

半導体集積回路装置１は、ＣＭＯＳＦＥＴから構成される複数のメモリセルが格子状に配置されたＳＲＡＭセルアレイ１１と、ＳＲＡＭセルアレイ１１の１ビット列等の１ビット列ごとに設けられた電源線ＶＬ１、ＧＬ１等を備えている。 - 特許庁

A write dummy bit is constituted of a first dummy line and a second dummy line corresponding to complementary bit lines of a memory array and a plurality of first dummy cells which are formed in the same form as a static type memory cell and a write current path is connected between the first dummy line and the second dummy line.例文帳に追加

メモリアレイの相補ビット線に対応した第１ダミー線と第２ダミー線と、スタティック型メモリセルと同じ形態で形成され、書き込み電流経路が上記第１ダミー線と第２ダミー線との間に接続された複数の第１ダミーセルとで書き込みダミービットを構成する。 - 特許庁

A switching circuit 11 for writing data '1' in the same memory cell by swapping bit line data after reading data '0' is provided between the pair of bit lines BL, BBL and the sense nodes BLSA, BBLSA to write test data if all '1'.例文帳に追加

対をなすビット線ＢＬ，ＢＢＬと第１及び第２のセンスノードＢＬＳＡ，ＢＢＬＳＡとの間には、オール“１”のテストデータを書き込むために、“０”データ読み出しを行った後のビット線データをスワッピングして同じメモリセルに“１”データを書き込むための切り換え回路１１が設けられている。 - 特許庁

The bit line drive circuits 22L and 22R, for writing groups, drive the bit lines in the current of a polarity corresponding to writing data with higher strength among two stages and, for non-writing groups, feed data holding current of a polarity corresponding to its own data with lower strength among two stages.例文帳に追加

ビット線ドライブ回路２２Ｌ，２２Ｒは、書込群に対しては、書込データに対応する極性の電流で２段階のうち強い強度でビット線を駆動し、非書込群に対しては、２段階のうち弱い強度で自分自身のデータに対応する極性のデータ保持電流を流す。 - 特許庁