「Bit-lines」に関連した英語例文の一覧と使い方(26ページ目) - Weblio英語例文検索

Moreover, the circuit device is equipped with; detection circuits each of which outputs a detection signal 1 by detecting occurrence of latch up every one bit column; and power source control circuits each of which controls a voltage to be applied to the power source lines VL1, GL1, etc., every one bit column.例文帳に追加

さらに、1ビット列ごとにラッチアップの発生を検知して検知信号１を出力する検知回路と、１ビット列ごとに、電源線ＶＬ１、ＧＬ１等に与える電圧を制御する電源制御回路を備えている。 - 特許庁

Bit line contacts 107 are disposed on regions between the plate lines 101a-101d adjacent in the bit line direction and between storage nodes 104a-104d of the ferroelectric memory cells 108 adjacent in the word line direction.例文帳に追加

ビット線コンタクト１０７は、ビット線方向に隣接するプレート線１０１ａ〜１０１ｄ同士の間で且つワード線方向に隣接する強誘電体キャパシタのストレージノード１０４ａ〜１０４ｄ同士の間の領域に配置されている。 - 特許庁

Thus, the amount of movement of electric charges to the lines BL0 and BL1 from ferroelectric capacitors C0 and C1 is made large and the potential difference between the bit line of a polarization inverted side and the bit line of a nonpolarization inverted side is increased.例文帳に追加

それによって、強誘電体キャパシタＣ０，Ｃ１からビット線ＢＬ０，ＢＬ１への電荷移動量を大きくし、分極反転した側のビット線と分極反転しなかった側のビット線との電位差を大きくする。 - 特許庁

A global bit line 30 is connected to one of the pairs of memory nodes of the plurality of memory cells 12 in the subarrays 11, and local bit lines 20 are connected to the other of the pairs of memory nodes of the plurality of memory cells 12 in the subarrays 11.例文帳に追加

サブアレイ１１内の複数のメモリセル１２の一対の記憶ノードの一方にはグローバルビット線３０が接続され、サブアレイ１１内の複数のメモリセル１２の一対の記憶ノードの他方にはローカルビット線２０が接続されている。 - 特許庁

Herewith, complementary data corresponding to the data on the data line CLi is obtained on the bitline BLi and bit line /BLi so that the complementary data can be given to a pair of bit lines BLi and /BLi by using a single data line CLi.例文帳に追加

これにより、ビット線ＢＬｉとビット線／ＢＬｉに、データ線ＣＬｉ上のデータに対応した相補的なデータが与えられるので、１本のデータ線ＣＬｉを使用してビット線対ＢＬｉ，／ＢＬｉに相補的なデータを与えることができる。 - 特許庁

Select gate lines exposed to open side walls at a bit line contact position and a source line contact position are covered with an insulating film for ion implantation, and a first conductive diffusion layer is formed for bit line contact and source line contact.例文帳に追加

ビット線コンタクト位置及びソース線コンタクト位置の開口側壁に露出した選択ゲート線を絶縁膜で覆った状態でイオン注入を行って、ビット線コンタクト及びソース線コンタクト用の第１導電型拡散層を形成する。 - 特許庁

Complementary bit lines /BL1, /BL2 or BL1, BL2, to which a memory cell is not connected, are selected en bloc according to the bit line short circuit signals BRS0, BRS1, fixed to pre-charge voltage VPR, and sealing of a write-in noise is conducted.例文帳に追加

ビット線ショート信号ＢＲＳ０、ＢＲＳ１に応じてメモリセルが接続されない相補ビット線／ＢＬ１、／ＢＬ２、あるいはＢＬ１、ＢＬ２を一括選択してプリチャージ電圧ＶＰＲに固定して書き込みノイズのシールド行う。 - 特許庁

When data is written successively in the nonvolatile memory cells MC1-MC5, a bit line selecting circuit 18 supplies successively a write potential VCCW outputted from a first prescribed potential generating circuit 110 to bit lines BL1-BL6.例文帳に追加

不揮発性メモリセルＭＣ１〜ＭＣ５へ順次データを書込むとき、ビット線選択回路１８は第１の所定電位発生回路１１０から出力される書込電位ＶＣＣＷをビット線ＢＬ１〜ＢＬ６に順次供給する。 - 特許庁

For the bit lines DLi and DLR to be charged up, the precharging circuit 290 which supports precharging at the beginning of read is provided and this precharging circuit is controlled with the output signal of the feedback circuit 272 on the dummy bit side.例文帳に追加

チャージアップすべきビット線ＤＬｉおよびＤＬＲには、読み出し時の初期にチャージアップを補助するプリチャージ回路２９０を設け、このプリチャージ回路の制御をこのダミービット側のフィードバック回路２７２の出力信号により行う。 - 特許庁

In data writing, data write currents ±Iw to be supplied to a bit line pair BLP are supplied as reciprocating currents flowing in different directions in bit lines BL and /BL, respectively in a selected memory cell column.例文帳に追加

データ書込時において、ビット線対ＢＬＰに供給されるデータ書込電流±Ｉｗは、選択されたメモリセル列において、ビット線ＢＬおよび／ＢＬをそれぞれ異なる方向に流れる往復電流として供給される。 - 特許庁

In addition, the interface model 5 is provided with a bit accuracy converting part 11 to convert decimal point display and bit width of input/output data and a signal converting part 12 to convert signal lines and signal values of the input/output signals of the operation model as well.例文帳に追加

また、入出力データの小数点表示やビット幅の変換を行うビット精度変換部１１や、動作モデルの入出力信号の信号線や信号値の変換を行う信号変換部１２も備えている。 - 特許庁

A control signal supplied to a cell array selection transistor, a sense amplifier bit line pre-charge transistor, and their gates is set so that potential variation applied to a pair of cell array bit lines is canceled when a state of each transistor is caused to transition.例文帳に追加

セルアレイ選択トランジスタとセンスアンプビット線プリチャージトランジスタとそれらのゲートに供給される制御信号は、各トランジスタの状態が遷移する時にセルアレイビット線対に及ぼす電位変動を相殺するように設定されている。 - 特許庁

In this semiconductor memory, read-out of data is performed by conducting selectively nodes of memory cells MC (MC11-MCij) to bit lines (B1-Bi) and /B (/B1-/Bi) by activation of word lines (W1-Wj).例文帳に追加

この半導体メモリは、ワード線Ｗ（Ｗ１〜Ｗｊ）の活性によってメモリセルＭＣ（ＭＣ１１〜ＭＣｉｊ）のノードが選択的にビット線Ｂ（Ｂ１〜Ｂｉ）及び／Ｂ（／Ｂ１〜／Ｂｉ）に導通されることでデータの読み出しが行われる。 - 特許庁

The MRAM device according to the present invention comprises a substrate, a plurality of wires containing bit lines and word lines, and an MTJ stack containing a pair of magnetic yoke-shaped structures, wherein the yoke-shaped structures surround the wires.例文帳に追加

本発明のＭＲＡＭデバイスは、基板と、ビット線およびワード線を含む、複数の導線と、一対の磁性体くびき状構造を含むＭＴＪスタックであって、くびき状構造は導線を取り囲む、ＭＴＪスタックとを包含する。 - 特許庁

In order to solve the first problem, voltage VBL of a pair of bit lines and voltage VPL of plate lines deciding voltage applied to ferroelectric memory cells are set so that relation of VBL=VPL<VDD is satisfied.例文帳に追加

上記第１の課題を解決するために、強誘電体メモリセルに印加される電圧を決定するビット線対の電圧ＶＢＬとプレート線の電圧ＶＰＬをＶＢＬ＝ＶＰＬ＜ＶＤＤの関係を満足するように設定する。 - 特許庁

To provide a programming method for a nonvolatile memory device including strings which have memory cells respectively formed vertically on a substrate with multi-layered structure while being respectively formed on intersecting areas of bit lines and string selection lines.例文帳に追加

本発明は、ビットラインとストリング選択ラインとの交差領域に各々形成され、各々が基板上に垂直に多層構造で形成されたメモリセルを有するストリングを含む不揮発性メモリ装置のプログラム方法を提供する。 - 特許庁

The semiconductor memory device is provided with a memory cell array MA in which memory cells MC in which diodes Di and variable resistance elements VR are connected in series respectively are arranged at cross parts of a plurality of bit lines BL and a plurality of word lines WL.例文帳に追加

半導体記憶装置は、ダイオードＤｉと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣが複数のビット線ＢＬ及び複数のワード線ＷＬの交差部に配置されたメモリセルアレイＭＡを備える。 - 特許庁

Source select lines 330 are oriented orthogonally to the bit lines 305 and arranged by corresponding to a pair of rows of the MRAM cells 100 arrayed in rows to connect with the MRAM cells 100 composing this pair.例文帳に追加

ソース選択線３３０は、ビット線３０５に対して直交し、且つ、横方向に配列されたＭＲＡＭセル１００を２行１組にした対に対応して配置され、この対を構成しているＭＲＡＭセル１００と接続される。 - 特許庁

In the vicinity of the plurality of MTJ elements in the block BKjn, write word lines from WWL3n to WWL3n+2 which are stretched in an X direction and write bit lines BLj0, BLj1 which are stretched in a Y direction are arranged.例文帳に追加

ブロックＢＫｊｎ内の複数のＭＴＪ素子の近傍には、Ｘ方向に延びる書き込みワード線ＷＷＬ３ｎ，・・・ＷＷＬ３ｎ＋２とＹ方向に延びる書き込みビット線ＢＬｊ０，ＢＬｊ１が配置される。 - 特許庁

In a memory for storing check node messages, the total number of branches×a code 1 bit, the minimum value of absolute values of messages to be input from each variable node, the second minimum value×the number of lines, and positional information on the minimum value×the number of lines are stored.例文帳に追加

チェックノードメッセージ格納用メモリには、全枝数×符号１ビットと、各バリアブルノードからそれぞれ入力されるメッセージの絶対値の最小値と第２最小値×行数と、最小値の位置情報×行数を格納する。 - 特許庁

The selective transistor has a double-layer gate electrode structure composed of a charge store electrode 2 and a control electrode 4, the unit array of memory transistors is connected to source lines 12 and bit lines 7 via the memory transistors.例文帳に追加

メモリトランジスタと選択トランジスタとは、電荷蓄積電極２及び制御電極４からなる２層ゲート電極構造を有し、選択トランジスタを介してメモリトランジスタの単位列をソース線１２及びビット線７に接続している。 - 特許庁

Balanced transmission of digital audio signals is performed to the receiving apparatus 3 through a pair of signal lines inside a LAN cable 10, and non-balanced transmission of a channel clock (LRCK) and a bit clock (BCK) is performed to the receiving apparatus 3 through the pair of signal lines.例文帳に追加

デジタルオーディオ信号がＬＡＮケーブル１０内の一対の信号線を介して受信装置３に平衡伝送され、チャネルクロック（LRCK）及びビットクロック（BCK）は、当該一対の信号線を介して受信装置３に非平衡伝送される。 - 特許庁

Thereby, the transistor Qn6 or Qn7 is turned on by the other side or one side of the bit lines being in a logic 'H' level, a data line of one side or the other side of data lines being in a logic 'L' level is dropped to ground potential at high speed.例文帳に追加

これにより、論理「Ｈ」レベルである他方または一方のビット線によりそれぞれトランジスタＱｎ６またはＱｎ７がオンとなり、論理「Ｌ」レベルである一方または他方のデータ線が接地電圧にまで高速に引き下げられる。 - 特許庁

To provide a semiconductor storage device which can prevent interference between adjacent bit lines on a memory cell plate by changing a wiring pattern of column selection signal lines in a layout of the conventional memory cell plate and a peripheral circuit.例文帳に追加

従来のメモリセルプレート及び周辺回路のレイアウトにおいて、カラム選択信号線の配線パターンを変えることにより、メモリセルプレート上で隣接するビット線同士の干渉を防ぐことのできる半導体記憶装置を提供すること。 - 特許庁

For instance, 22 encoded data lines are needed for transmitting 18 bit data words, and conventionally, 16 and 32 lines are needed for transmitting non-encoding data by the single ended architecture and the differential architecture respectively.例文帳に追加

例えば、１８ビット・データ・ワードを伝送するのに２２本の符号化済みデータ・ラインが必要だが、従来なら、シングルエンデッド・アーキテクチャおよび差分アーキテクチャで未符号化データを伝送するのにそれぞれ１６本および３２本のラインが必要であった。 - 特許庁

The programming operation method for a flash memory device includes: a plurality of multi-level cells connected to a plurality of bit line pairs and a plurality of word lines respectively; and a page buffer circuit including a high-order bit register for storing input data and outputting the input data or inverted input data, and a low-order bit register for receiving the transmission of the input data through the high-order bit register.例文帳に追加

複数のビットライン対と複数のワードラインにそれぞれ連結される複数のマルチレベルセルと、入力データを格納し、前記入力データあるいは反転された入力データを出力する上位ビットレジスタと、前記上位ビットレジスタを介して入力データの伝達を受ける下位ビットレジスタを含むページバッファ回路とを含むフラッシュメモリ装置のプログラム動作方法。 - 特許庁

An interlayer insulating film 106 is formed on a memory cell 100 constituted of a bit line 102 composed of a diffusion layer formed on a semiconductor substrate 101, a gate insulation film having a trapping performance formed between bit lines 102, and a word line 104 formed on the gate insulation film, and a bit line contact plug 109 connected to the bit line 102 is formed in this interlayer insulating film 106.例文帳に追加

半導体基板１０１に形成された拡散層からなるビット線１０２、ビット線１０２間に形成されたトラップ性のゲート絶縁膜、ゲート絶縁膜上に形成されたワード線１０４とで構成されたメモリセル１００上に、層間絶縁膜１０６が形成され、この層間絶縁膜１０６中に、ビット線１０２に接続するビット線コンタクトプラグ１０９が形成されている。 - 特許庁

To solve the problem of disturbing a high-speed operation due to a mixture of an interference noise generated at one bit line of adjacent bit lines to each other with the other bit line in a semiconductor device only by a memory cell layout without increasing the area of a memory cell array.例文帳に追加

半導体装置において、互いに隣接するビット線どうしのうちの一方のビット線で発生する干渉ノイズが他方のビット線に混入しないようにして、この混入により高速動作を阻害するという問題を、メモリセルアレイ部における面積を増大させることなく、メモリセルレイアウトのみで解決する。 - 特許庁

At the time of writing data, the bit line driver BDVa corresponding to selected rows and the bit line driver BDVb corresponding to selected groups drive the power supply voltage Vcc and ground voltage Vss of the corresponding nodes Na and Ns one by one, causing a data writing current to flow in the bit lines of selected rows.例文帳に追加

データ書込時には、選択列に対応するビット線ドライバＢＤＶａおよび選択グループに対応するビット線ドライバＢＤＶｂが、対応するノードＮａおよびＮｓを、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方ずつを駆動することによって、選択列のビット線にデータ書込電流が流される。 - 特許庁

The memory plane 110 to which at least one memory cell is connected, includes: the plurality of bit lines BL extending along the bit line direction B; a plurality of memory cell areas 111 to 114 prepared with at least one bit line BL; and a plurality of sub-latch circuits SUBLAT prepared for each multiple memory cell areas 111 to 114.例文帳に追加

メモリプレーン１１０は、少なくとも１つのメモリセルが接続されており、ビット線方向Ｂに沿って延びる複数のビット線ＢＬと、少なくとも１つのビット線ＢＬが設けられた複数のメモリセルエリア１１１〜１１４と、複数のメモリセルエリア１１１〜１１４毎に設けられた複数のサブラッチ回路ＳＵＢＬＡＴとを備える。 - 特許庁

To resolve the problem of memory cell region size increase and large increase of memory cell array region, in the case that the size of the memory cell region increases in the row direction, caused by the influence of the connection hole for connecting a first layer bit line and a second layer bit line in a semiconductor memory device constituted by the bit lines of two layers.例文帳に追加

２層のビット線で構成される半導体記憶装置において、第１層のビット線と第２層のビット線を接続する接続孔の影響により、メモリセル領域の行方向のサイズ大きくなる場合に、メモリセル領域のサイズが拡大し、さらにはメモリセルアレイ面積が大幅に拡大する。 - 特許庁

Each memory bank 11 includes: memory cell arrays 15; a plurality of bit lines disposed on the memory arrays 15; a selection section 19 receiving addresses from each of the first and second input sections 12 to produce local address for selecting the bit line by using the addresses; and a column decoder 17 for selecting the bit line by using the local address.例文帳に追加

各メモリバンク１１は、メモリセルアレイ１５と、メモリセルアレイ１５に配設された複数のビット線と、第１及び第２の入力部１２それぞれからアドレスを受け、かつアドレスを用いてビット線を選択するためのローカルアドレスを生成する選択部１９と、ローカルアドレスを用いてビット線を選択するカラムデコーダ１７とを含む。 - 特許庁

To provide a nonvolatile semiconductor memory that enables a short-channel transistor and reduces the parasitic capacitance between bit and word lines.例文帳に追加

トランジスタの短チャネル化を可能にすると共に、ビット線とワード線との間の寄生容量を小さくすることができる不揮発性半導体記憶装置を提供すること。 - 特許庁

The film 331 and the well 332 are isolated in a band-like state by an element isolation region 316 and the film 353, and functioned as the bit lines.例文帳に追加

ポリシリコン膜３３１およびＰ型のウェル部分３３２は素子分離領域３１６および絶縁膜３５２によって帯状に分離され、ビット線として機能する。 - 特許庁

Further, this technique reduces capacitance on the bit lines, realizes a faster read and write access times, and reduces the physical size of the CAM.例文帳に追加

更に、この技法は、ビット線におけるキャパシタンスを低減し、より速い読み取りアクセス時間とより速い書き込みアクセス時間をもたらし、CAMの物理的サイズを縮小する。 - 特許庁

Between adjoining word lines WL1 and WL2, a first drain via-plug DV1 connected to a drain contact plug is provided immediately under each bit line BL.例文帳に追加

隣り合うワード線ＷＬ１，ＷＬ２間において、各ビット線ＢＬの直下には、ドレインコンタクトプラグにつながる第１のドレインヴィアプラグＤＶ１が設けられている。 - 特許庁

Each of the memory cells MCi is connected between the bit lines BLn and BLnB, and composed of two access transistors T1 and T2, and two ferroelectric capacitors CF1 and CF2.例文帳に追加

メモリセル各々ＭＣｉはビットラインＢＬｎ，ＢＬｎＢの間に連結されて２個のアクセストランジスタＴ１，Ｔ２及び２個の強誘電体キャパシタＣＦ１，ＣＦ２で構成される。 - 特許庁

An SRAM device comprises at least one twin cell constituted of two DRAM cells, first and second bit lines are coupled to the twin cell.例文帳に追加

本発明のＳＲＡＭ装置は二つのＤＲＡＭセルで構成される少なくとも一つのツインセルを含み、前記ツインセルには第１及び第２ビットラインが連結されている。 - 特許庁

To provide an image data control device which can reduce an area covering a panel by decreasing the number of data wiring lines in a data latch unit with respect to the bit number of image data.例文帳に追加

画像データのビット数に対して、データラッチ部のデータ配線本数少なくし、パネルに占める面積を削減できる画像データ制御装置を提供することを目的とする。 - 特許庁

A gate of each decoding transistor is connected to one of signal lines SL and ZSL transmitting a corresponding display signal bit and its opposite-phase signal respectively.例文帳に追加

各デコードトランジスタのゲートは、対応の表示信号ビットおよびその逆相信号をそれぞれ伝達する信号線ＳＬおよびＺＳＬの一方の信号線と接続される。 - 特許庁

The sense amplifiers 2a, 2b... are shared by blocked two cell arrays 1a, 1b... to make the connection and disconnection for both of the cell arrays 1a, 1b... and one side of bit lines.例文帳に追加

センスアンプ２ａ，２ｂ，…は、ブロック化された２つのセルアレイ１ａ，１ｂ，…で共有され、セルアレイ１ａ，１ｂ，…の両方及び一方のビット線と接続及び切離しを行う。 - 特許庁

The PN reception circuit 23e checks a bit error of the received data by using a method for a conventional PN reception circuit to measure the skew between the transmission lines.例文帳に追加

ＰＮ受信回路２３ｅは、入力されたデータを従来のＰＮ受信回路によってビット誤りのチェックをすることにより伝送路間のスキューを測定する。 - 特許庁

To provide a semiconductor device in which wasteful charging and discharging currents can be prevented from being repeatedly made to flow to bit lines when the same data are repeatedly read from the same memory cell.例文帳に追加

同じメモリセルから同じデータを繰り返し読み出す場合に、ビット線に無駄な充放電電流が繰り返し流れるのを防止できる半導体装置を提供する。 - 特許庁

A data write current for applying a data write magnetic field along an axis of easy magnetization to the selected memory cell is supplied to bit lines BLj and /BLj corresponding to a selected column.例文帳に追加

選択列に対応するビット線ＢＬｊ，／ＢＬｊには、磁化容易軸に沿ったデータ書込磁界を選択メモリセルに印加するためのデータ書込電流が供給される。 - 特許庁

No switch is required in the middle of global bit lines GBLT0 and GBLB0, and no problem occurs in time-division restoration.例文帳に追加

これにより、グローバルビット線ＧＢＬＴ０，ＧＢＬＢ０の途中にスイッチを介在させる必要がなくなるとともに、時分割でリストア動作を行う場合の問題が生じない。 - 特許庁