「Bit-lines」に関連した英語例文の一覧と使い方(30ページ目) - Weblio英語例文検索

In the cross-section along a region between word lines 8 and 8, a trench isolation oxide film 2 is formed on the surface of a semiconductor substrate 1 and source liens 3a and 18a and bit lines 3b and 18b are formed in an element forming region between the trench isolation oxide films 2.例文帳に追加

ワード線８とワード線８とによって挟まれた領域に沿った断面において、半導体基板１の表面にトレンチ分離酸化膜２が形成され、そのトレンチ分離酸化膜２によって挟まれた素子形成領域にソース線３ａ、１８ａとビット線３ｂ、１８ｂが形成されている。 - 特許庁

Although the SRAM 110 is generally provided with a multi-memory cell composed to a matrix of the column and row having a plurality of corresponding word lines and bit lines, the SRAM array 110 shows only a single row having 1st, 2nd and 3rd columns 112, 114 and 116 in a figure for the purpose of simplifying the description.例文帳に追加

一般に、SRAM110は、対応する多数のワードライン及びビットラインを有するカラムとローのマトリックスに編成されたマルチメモリセルを有するが、図１では、説明を簡単にするために、SRAMのアレー110は、第１、第２及び第３のカラム112、114、116を有する単一のローのみを示している。 - 特許庁

Thereby, a required time can be secured in a discharge cycle even if write is interrupted by a detecting signal of the power source voltage detecting circuit in an EEPROM, electric charges charged up in column lines or bit lines provided in a nonvolatile memory array can be discharged surely.例文帳に追加

これにより、ＥＥＰＲＯＭにおいて電源電圧検出回路の検出信号により書き込みが中断されてもディスチャージサイクルは必要な時間を確保することができ、不揮発性メモリアレイに設けたカラム線又はビット線にチャージアップした電荷を確実にディスチャージできる。 - 特許庁

A memory cell of an address AD00 is provided with MOS transistors Q1, Q2 and a magnetic tunnel resistance element MR00 between bit lines BL0a and BL0b, gate electrodes of the MOS transistors Q1 and Q2 are connected to word lines WL0a and WL0b.例文帳に追加

アドレスＡＤ００のメモリセルは、ビット線ＢＬ０ａとＢＬ０ｂとの間に、直列に接続されたＭＯＳトランジスタＱ１およびＱ２と、磁気トンネル抵抗素子ＭＲ００とを備え、ＭＯＳトランジスタＱ１およびＱ２のゲート電極が、ワード線ＷＬ０ａおよびＷＬ０ｂに接続されている。 - 特許庁

The non-volatile semiconductor memory device 100 is equipped with: bit lines BL; source lines SL; memory strings MS including a plurality of memory transistors MTr connected in series; drain selection transistors SDTr; source selection transistors SSTr; and a control circuit 15 which controls a read operation.例文帳に追加

不揮発性半導体記憶装置１００は、ビット線ＢＬと、ソース線ＳＬと、複数のメモリトランジスタＭＴｒを直列に接続されたメモリストリングＭＳと、ドレイン側選択トランジスタＳＤＴｒと、ソース選択トランジスタＳＳＴｒと、読出動作を制御する制御回路１５とを備える。 - 特許庁

This device is provided with a plurality of word lines and bit lines connected to memory cells, a circuit for supplying voltage associated with temperature to a word line selected for reading out a state of memory cells, and a circuit for supplying the prescribed voltage to a word line of non- selection to read out a state of memory cells.例文帳に追加

メモリセルに連結された複数のワードライン及びビットラインと、メモリセルの状態を読み出すため選択されたワードラインに温度に連動する電圧を供給する回路と、メモリセルの状態を読み出すため非選択のワードラインに所定の電圧を供給する回路とを備える。 - 特許庁

Bit lines BL1, BL2 are pre-charged to VCC/2, a plate line PL1 is made to VCC/2, all word lines WL1, WL2 are made to a high potential, and connection nodes between one side terminal of ferroelectric substance capacitors and source terminals of cell transistors TC11, TC12 are held at VCC/2.例文帳に追加

ビット線ＢＬ１，ＢＬ２はＶＣＣ／２にプリチャージされ、プレート線ＰＬ１はＶＣＣ／２とされ、全てのワード線ＷＬ１，ＷＬ２を高電位にして強誘電体容量の一方の端子とセルトランジスタＴＣ１１，ＴＣ１２のソース端子との接続ノードをＶＣＣ／２に保つ。 - 特許庁

The memory cells MC (m, n) and MC (m+1, n) have the magnetic tunnel junction elements MR1 and MR11 respectively connected with the word lines WLn at one end, and connected with the bit lines BLm and BLm+1 at the other end of the magnetic tunnel junction elements MR1 and MR11.例文帳に追加

メモリセルＭＣ（ｍ，ｎ）およびＭＣ（ｍ＋１，ｎ）は、ワード線ＷＬｎにそれぞれの一方端が接続された磁気トンネル接合素子ＭＲ１およびＭＲ１１を有し、磁気トンネル接合素子ＭＲ１およびＭＲ１１のそれぞれの他方端は、ビット線ＢＬｍおよびＢＬｍ＋１に接続されている。 - 特許庁

This device is provided with two groups of dummy cell columns having respectively fixed dummy cells 21A, 21B and dummy bit lines 13A, 13B, two groups of dummy word lines 12A, 12B accessing respectively each fixed dummy cell 21A, 21B of each dummy cell column, and a dummy cell control circuit 9 selecting dummy word line 12A, 12B.例文帳に追加

それぞれ固定ダミーセル２１Ａ，２１Ｂ及びダミービット線１３Ａ，１３Ｂを有する２組のダミーセル列と、各ダミーセル列の各々の固定ダミーセル２１Ａ，２１Ｂをそれぞれアクセスする２組のダミーワード線１２Ａ，１２Ｂと、ダミーワード線１２Ａ，１２Ｂの選択を行うダミーセル制御回路９とを備える。 - 特許庁

At the time of writing data, in the case of consecutively switching switch elements connected with write lines WWL1-WWL3, and in the case of consecutively switching the switch elements connected with bit lines BL1-BL3, each switch element is made to overlap for a period before and after it is switched ON.例文帳に追加

データ書き込み時に、書き込み線ＷＷＬ１〜ＷＷＬ３に接続されたスイッチ素子を連続的に切り替える場合や、ビット線ＢＬ１〜ＢＬ３に接続されたスイッチ素子を連続的に切り替える場合、スイッチ素子それぞれがオンになる切り替え前後の期間をオーバーラップさせる。 - 特許庁

The number of lines of wirings from gate decoders to sub-decoders which is a factor of determination of layout area is decreased and layout area of X system peripheral circuits is reduced by constituting so that sub-decoders 30 of one block being a control unit of bit lines are controlled by two main decoders 10.例文帳に追加

ビット線の制御単位である１ブロック分のサブデコーダ３０を２個のメインデコーダ１０で制御する構成とすることにより、レイアウト面積の決定要因となっていたゲートデコーダからサブデコーダへの配線ＳＧの本数を減らし、Ｘ系周辺回路のレイアウト面積を低減する。 - 特許庁

This device is constituted so that input/output of data is performed in two directions of two side parts 113, 114 being adjacent and orthogonal each other of a square memory cell array in which memory cells are arranged in a matrix state at intersection positions of word lines and bit lines arranged in a lattice state and intersecting orthogonally each other.例文帳に追加

格子状に配列された互いに直交するワード線およびビット線の交差位置にメモリセルがマトリクス状に配置されている方形のメモリセルアレイの、互いに隣接して垂直な２つの縁（辺）部１１３，１１４の２方向にデータの入出力を行うように構成する。 - 特許庁

Word lines WL are arranged so that gates of unit cells corresponding to cell blocks arranged in the y direction are connected commonly, and bit lines BL, BBL to which first terminals A of a plurality of cell blocks arranged across the word line WL in the x direction are commonly connected are arranged.例文帳に追加

ｙ方向に並ぶセルブロックの対応するユニットセルのゲートを共通接続するように、ワード線ＷＬが配設され、ワード線ＷＬと交差して、ｘ方向に並ぶ複数のセルブロックの第１の端子Ａが共通接続されるビット線ＢＬ，ＢＢＬが配設される。 - 特許庁

Diffusion layer regions 14a, 14b, 14c, 14d, 14e to be later formed as a source or a drain are located in a zigzag form at respective sites of the active regions AA0, AA1, AA2 respectively intersecting with bit lines BL0, BL1, BL2 so that channel currents flow in directions oblique to the word lines GC0, GC1.例文帳に追加

また、ワード線ＧＣ０，ＧＣ１に対し、それぞれ斜め方向にチャネル電流が流れるように、ビット線ＢＬ０，ＢＬ１，ＢＬ２とそれぞれ交差するアクティブ領域ＡＡ０，ＡＡ１，ＡＡ２の各部位に、千鳥状に、ソースまたはドレインとなる拡散層領域１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅを配置する構成となっている。 - 特許庁

In the ferroelectric storage device, operation processes in which one of data reading, data rewriting, and data writing is performed for at least one selected cell of a plurality of ferroelectric memory cells formed at each cross point of a plurality of word lines and a plurality of bit lines are performed repeatedly.例文帳に追加

強誘電体記憶装置では、複数のワード線及び複数のビット線の各交点に形成される複数の強誘電体メモリセルの少なくとも一つの選択セルに対して、データ読み出し、データ再書き込み及びデータ書き込みのいずれか一つを実施する動作工程が繰り返し行われる。 - 特許庁

A column selection switch is incorporated in each storage cell by adding additional separated switches between storage cells 410a-410c of a storage node 402a-402c and bit lines of specific writing ports in order to prevent other storage cells connected to the same word lines of the same interleaved array from being affected by writing in a cell.例文帳に追加

セルの書き込みによって、同じインタリーブド・アレイの同じワード線に接続された他の記憶セルが影響を受けるのを阻止するため、記憶セルの記憶ノードと特定の書き込みポートのビット線の間に追加分離スイッチを追加することによって、列選択スイッチが、各記憶セルに組み込まれる。 - 特許庁

Even when operation this time is reading of data from a selected memory cell, the voltage Va at a pre-charge level is higher than a balance level, so difference among the potentials of one bit line and the input and output lines become large and the potentials of the input and output lines largely drop.例文帳に追加

このときの動作が選択されたメモリセルからのデータの読み出しの場合であっても、プリチャージレベルである電圧Ｖａがバランスレベルよりも高いので、一方のビット線の電位と入出力線の電位との差が大きくなり、その入出力線の電位は大きく下降する。 - 特許庁

In a memory cell array 2, a plurality of word lines WLp are arranged for selecting memory cells 1 in the row direction thereof and also read bit line pairs RBLt, RBLc are arranged for reading out data from the memory cells 1 in the direction orthogonal to the word lines WLp.例文帳に追加

メモリセルアレイ２には、メモリセル１を行方向において選択するため複数のワード線ＷＬｐが配列されると共にと、メモリセル１からのデータ読み出しを行うためワード線ＷＬｐと直交する方向に読み出しビット線対ＲＢＬｔ、ＲＢＬｃが配列される。 - 特許庁

During execution of forming operation in which the resistance state of a variable resistance element VR is set to a transition-enabled state with respect to a selection memory cell MC_11, the isolation latches 63, 83 brings the bit lines BL_0 and the word lines WL_2 to which a defective memory cell CPF is connected into a floating state.例文帳に追加

アイソレーションラッチ６３、８３は、選択メモリセルＭＣ＿１１に対して可変抵抗素子ＶＲの抵抗状態を遷移可能にするフォーミング動作を実行する際に、欠陥メモリセルＣＰＦが接続されたビット線ＢＬ＿０及びワード線ＷＬ＿２をフローティング状態にする。 - 特許庁

To provide a magnetic memory device having a magnetoresistive effect element using a spin injection magnetization reversing mechanism, and a manufacturing method for the device which device and method prevent a malfunction due to a magnetic field leaking from wiring such as word lines or bit lines, that are formed near the magnetroresistive effect element.例文帳に追加

スピン注入磁化反転機構を用いた磁気抵抗効果素子を有する磁気メモリ装置において、ワード線やビット線などの磁気抵抗効果素子の近傍に設けられた配線からの漏洩磁界による誤動作を防止しうる磁気メモリ装置及びその製造方法を提供する。 - 特許庁

The substitution module 7 selects one of 4! substitutions based on the substitution key Kp to execute 4-bit substitution, and transmits the result to the memory card 3 while assigning it to data lines DAT0-DAT3.例文帳に追加

置換モジュール７は、置換鍵Ｋｐを基に４！通りの置換のうち１つを選択して４ビット置換を実行し、その結果をデータ線ＤＡＴ０〜ＤＡＴ３に割り当ててメモリカード３に送信する。 - 特許庁

By precharge circuits 6, 7, P channel MOS transistors PT61-PT63, PT71-PT73 are turned off and pairs of bit lines (BL0, /BL0), (BL1, /BL1) are electrically separated from a power source node for receiving power source voltage VDD.例文帳に追加

プリチャージ回路６，７は、ＰチャネルＭＯＳトランジスタＰＴ６１−ＰＴ６３，ＰＴ７１−ＰＴ７３をオフにして、ビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）を、電源電圧ＶＤＤを受ける電源ノードから電気的に切り離す。 - 特許庁

To realize high-resolution display which does not reduce the information volume (the number of bits) of multi-bit monochromatic image data and to use interfaces and inter-device connection lines for general OS as they are.例文帳に追加

多ビットモノクロ画像データの情報量（ビット数）を落とさない高解像度表示を可能にし、かつ一般のＯＳ対応のインタフェースや、装置間の接続線をそのまま使用できるようにする。 - 特許庁

To lessen a memory cell in size dispensing with a layout margin in contact between the upper and lower wiring layer of an SRAM and to enable a semiconductor memory device to operate at a high speed by lessening bit lines in wiring capacitance.例文帳に追加

ＳＲＡＭの上下配線層間のコンタクトにおけるレイアウトマージンを不要にしてメモリセルの縮小化を図るとともに、ビット線における配線容量を低減して高速動作を可能にする。 - 特許庁

At the time of read-out of data, a pseudo ground line VGj provided corresponding to a pair of bit lines BLj, /BLj of memory cells 11_i,_j to be read out is connected to ground voltage GND through a transistor 31_j.例文帳に追加

データ読み出し時には、読み出し対象のメモリセル１１_i,j のビット線対ＢＬｊ，／ＢＬｊに対応して設けられた疑似グランド線ＶＧｊが、トランジスタ３１_ｊを介して接地電圧ＧＮＤに接続される。 - 特許庁

To provide a semiconductor memory device provided with a redundant circuit which can relieve two continuous bit lines in shift redundancy of one shift system without causing increase of chip area and deterioration of performance.例文帳に追加

チップ面積の増大及び性能の劣化を伴わずに、１本シフト方式のシフトリダンダンシで、連続した２本のビット線を救済し得る冗長回路を備えた半導体記憶装置を提供する。 - 特許庁

To provide a nonvolatile semiconductor memory device capable of suppressing write disturb phenomenon which may be serious as a nonvolatile memory having bit lines of virtual grounding is miniaturized.例文帳に追加

仮想接地のビット線を有する不揮発性メモリの微細化が進行するにつれて大きな課題になり得る書き込みディスターブ現象を抑制することが可能な不揮発性半導体記憶装置を提供する。 - 特許庁

Sum of electric resistance of the parts included in the current path among the bit lines BL and the reference voltage wirings SL is set so as to be approximately a fixed value without depending on a row to which the selection memory cell belongs.例文帳に追加

ビット線ＢＬおよび基準電圧配線ＳＬのうちの電流経路に含まれる部分の電気抵抗値の和は、選択メモリセルが属する行に依存せず、ほぼ一定値となるように設定される。 - 特許庁

To realize a semiconductor memory in which disturbance of the potential on a pair of bit lines and noise of sense operation are suppressed and current consumption at the time of data write-operation can be reduced with simple constitution.例文帳に追加

ビット線対上の電位のディスターブやセンス動作のノイズを抑制し、かつデータのライト動作時における消費電流を低減できる半導体記憶装置を簡単な構成により実現できるようにする。 - 特許庁

Bit lines MBL1, MBL3 connected to each drain of the dummy cells D1, D3 are coupled mutually by an equalizing switch EQSA so that intermediate reference potential in a read-cycle is generated.例文帳に追加

ダミーセルＤ１，Ｄ３の各々のドレインに接続されたビット線ＭＢＬ１，ＭＢＬ３は、リードサイクルにおいて中間のリファレンス電位を生成するように、イコライズスイッチＥＱＳＡにより互いに連結される。 - 特許庁

Selection of a write column is performed in the non- activation state of the sense amplifier 3, write data are written in the pair of bit lines BLt/BLc belonging to a selected column when the sense amplifier 3 is in a non-activation state.例文帳に追加

そして、書き込みカラムの選択をセンスアンプ３が非活性状態のときに行い、書き込みデータを選択されたカラムに属するビット線対BLt/BLcに、センスアンプ３が非活性状態のときに書き込む。 - 特許庁

In this case, since detectable signal voltage is generated in the two bit lines BL1, BL2 by a sense amplifier SA, the signal voltage is amplified by making the P type MOSMP1, MP2 conduct.例文帳に追加

この場合、２本のビット線ＢＬ１，ＢＬ２にはセンスアンプＳＡによって検出可能な信号電圧が発生するので、Ｐ型ＭＯＳＭＰ１，ＭＰ２を導通させることで信号電圧が増幅される。 - 特許庁

A register 3 shifts dark output values from each element outputted from the image sensor 1 by one bit in the shading of an incident light and an adder 5 sums dark output values by two lines of the same pixel.例文帳に追加

入射光遮断時に、イメージセンサ１から出力される各素子からの暗出力値をレジスタ３により１ビットシフトし、加算器５により、２ライン分の同一画素の暗出力値を加算する。 - 特許庁

Each of transmitters T_1-T_n multiplies a data signal by an n-bit diffusion code and transmits n pieces of obtained multiplication results, through respective bus lines, to the other electronic circuit.例文帳に追加

送信器Ｔ_１〜Ｔ_ｎは、データ信号にｎビットの拡散符号をそれぞれ乗算し、これによって得られるｎ個の乗算結果をそれぞれ対応するバスラインを通じて他の電子回路に送信する。 - 特許庁

Since the source side local bit lines are coupled to a ground node at their both ends, the memory cell source resistance is reduced and the in-array positional dependency of the source resistance of the memory cell is reduced.例文帳に追加

ソース側ローカルビット線がその両端で接地ノードに結合されるため、メモリセルソース抵抗を低減することができまた、メモリセルのソース抵抗のアレイ内位置依存性を低減することができる。 - 特許庁

To provide an encoder which can reduce operation noise with low power consumption by suppressing the inflow of electric charge to a discharge line and also suppressing variation in the voltages of the discharge line and bit lines.例文帳に追加

ディスチャージ線への電荷の流入を抑制すると共に、ディスチャージ線とビット線の電圧変動を抑制して、低消費電力で動作ノイズを低減することを可能としたエンコーダを提供する。 - 特許庁

A sense amplifier includes a detection unit for detecting data and a capacitor coupled between a sense node and a reference potential, and is provided so as to be aligned from one ends of the bit lines in the second direction.例文帳に追加

センスアンプは、データを検出する検出部、および、センスノードと基準電位との間に接続されたキャパシタを含み、ビット線の一端から第２の方向に配列するように設けられている。 - 特許庁

To improve the speed of reading a semiconductor memory where bit data of a memory element is read through internal differential data lines and inputted to a sense amplifier circuit, and a latch circuit is connected to the output terminal of the sense amplifier circuit.例文帳に追加

メモリ素子のビットデータを内部差動データ線で読出しセンスアンプ回路に入力させ、センスアンプ回路の出力端子にラッチ回路を接続した半導体メモリの読み出しスピードを高速化する。 - 特許庁

When there are few memory cells to be erased, the erase control circuit performs second erase operation control for setting the bit lines BL1 to BL4 corresponding to the memory cells to be erased at a low potential power source voltage VSS.例文帳に追加

消去対象メモリーセルが少ない場合には、消去対象メモリーセルに対応するビット線ＢＬ１〜ＢＬ４が低電位電源電圧ＶＳＳに設定される第２の消去動作制御を行う。 - 特許庁

To provide a semiconductor storage device with a configuration of shared bit lines between adjacent memory cell columns that prevents data from being wrongly written and read with a delay when the data are written and read.例文帳に追加

隣接するメモリセル列間でビット線を共有する構成とした場合において、データ書込およびデータ読出時における誤書込およびデータ読出遅延を防止する半導体記憶装置を提供する。 - 特許庁

In the semiconductor memory device and method, a flash memory cell array fabricated in a well is included together with memory cells in the same column connected to each other in series and connected to respective bit lines.例文帳に追加

半導体メモリデバイス及び方法は、お互いに連続して接続され、それぞれのビット線に接続された同一の列におけるメモリセルとともに、ウェル内に形成されたフラッシュメモリセルアレイを含む。 - 特許庁

The exposed surface in the groove 40, the bit lines 12, and the silicon nitride film 32 are covered with a silicon nitride film 33, and the interlayer insulation film 34 is formed over the silicon nitride film 33 as to fill in the groove 40.例文帳に追加

溝４０内の露出表面、ビットライン１２及びシリコン窒化膜３２をシリコン窒化膜３３で覆い、シリコン窒化膜３３上に溝４０内を埋めるように層間絶縁膜３４を形成する。 - 特許庁

A semiconductor memory device MEM performs an operation of disconnecting the sense amplifier SA from the bit lines BL and /BL during a data read operation when a temperature in the semiconductor memory device MEM is at a first temperature.例文帳に追加

半導体記憶装置ＭＥＭは、データ読み出し時において半導体記憶装置ＭＥＭ内の温度が第１の温度であるときに、センスアンプＳＡとビット線ＢＬ、／ＢＬとの切り離し動作を行う。 - 特許庁

An SRAM macro 100 includes the normal operation mode for allowing an access to a plurality of memory cell array blocks and the power-down mode for floating bit lines BL and /BL of the plurality of memory cell array blocks.例文帳に追加

ＳＲＡＭマクロ１００は、複数のメモリセルアレイブロックに対してアクセスが可能な通常動作モードと、複数のメモリセルアレイブロックのビットラインＢＬ，／ＢＬをフローティングにするパワーダウンモードを備える。 - 特許庁

Also, the row post decode-signal 15 generated last is fed back to a row pre-decoder 16, and a sense amplifier circuit is activated after data is completely read out to a pair of bit lines BL, /BL.例文帳に追加

また、最後に発生したロウポストデコード信号ＲＰＤ１５はロウプリデコーダ１６にフィードバックされて、ビット線対ＢＬ、／ＢＬにデータが完全に読み出された後に、センスアンプ回路が活性化される。 - 特許庁