「Bit-lines」に関連した英語例文の一覧と使い方(31ページ目) - Weblio英語例文検索

A data storage device including the resistive cross point array (10) of a memory cell (12), a plurality of wordlines (14), a plurality of bit lines (16) and the sense amplifier (24) using a cross couple latching sense circuit is disclosed.例文帳に追加

メモリセル（１２）の抵抗性クロスホ゜イントアレイ（１０）と、複数のワート゛線（１４）と、複数のヒ゛ット線（１６）と、クロスカッフ゜ルラッチ型センス回路を利用するセンス増幅器（２４）とを含むテ゛ータ記憶装置が開示される。 - 特許庁

Further, a second control circuit 300 closes switch circuits SW61 and SW63 to output a source voltage Vg to bit lines BL1, BL2, respectively, depending on the number of the data stored to each memory cell.例文帳に追加

また、第２制御回路３００はスイッチ回路ＳＷ６１とＳＷ６３とをオンし、各メモリセルに記憶するデータの数に応じてビット線ＢＬ１とＢＬ２とにそれぞれソース電圧Ｖｇを出力する。 - 特許庁

In a sense amplifier part 113 that is provided in a ferroelectric memory device, first and second transistors 121 and 122 ground a first pair of sub bit lines SBL and /SBL according to a sense amplifier control signal SAR.例文帳に追加

強誘電体メモリ装置に備えられたセンスアンプ部１１３において，第１，２トランジス１２１，１２２は，センスアンプ制御信号ＳＡＲに従って第１サブビット線対ＳＢＬ，／ＳＢＬを接地する。 - 特許庁

Then high-concentration n-type impurity regions 151 which become parts of bit lines BL are formed on a substrate 10 by performing ion implantation by using regions including the regions of the memory gates MG and control gates CG as masks.例文帳に追加

次に、ＭＧ及びＣＧの領域を含めた領域をマスクとしてイオン注入し、基板１０上にビット線ＢＬの一部となる高濃度Ｎ型不純物領域１５１を形成する。 - 特許庁

A word line driver 5 is provided one by one for each two word lines connected to a unit cell corresponding so that the drive is shared by adjacent two blocks in the direction of the bit line.例文帳に追加

ワード線ドライバ５は、ビット線方向に隣接する二つずつのセルブロックの間で共有するように対応するユニットセルに接続される二つずつのワード線に対して一つずつ設けられる。 - 特許庁

However, a node A is drawn to the GND level by a coupling effect by the parasitic capacitance 14 and charging current i1 flows to the node A since the parasitic capacitance 14 exists between bit lines BL11 and BL21.例文帳に追加

ところが、ビットラインＢＬ１１・ＢＬ２１間に寄生容量１４が存在するので、ノードＡは寄生容量１４のカップリング効果によりＧＮＤレベルへ引かれ、ノードＡへ充電電流ｉ１が流れる。 - 特許庁

Therefore, when this sector is selected conforming to sector selecting signals VD1, VS1, a current I is made to flow to bit lines BL1-5 through the memory cell MC connected to this word line WL2.例文帳に追加

従って、セクタ選択信号ＶＤ１、ＶＳ１に従ってこのセクタが選択されたときは、ビット線ＢＬ１−５に対し、このワード線ＷＬ２に接続されるメモリセルＭＣを介して電流Ｉが流れる。 - 特許庁

The nonvolatile semiconductor storage is provided with a memory cell array 2 having plural memory cells and a testing cell array 3 having plural testing cells, and the testing cells are connected to the memory cell array 2 with bit lines.例文帳に追加

不揮発性半導体記憶装置は複数のメモリセルを有するメモリセルアレイ２と複数のテスト用セルを有するテスト用セルアレイ３とを有し、メモリセルアレイにテスト用セルがビット線で接続されている。 - 特許庁

The nonvolatile memory device includes wells in a first conduction type formed in a substrate, and a plurality of first memory cell transistors connected in series to bit lines formed in the wells.例文帳に追加

一実施形態において、不揮発性メモリ装置は基板に形成された第１導電型ウエルと前記ウエルに形成されるビットラインに直列に接続する複数個の第１メモリセルトランジスタを含む。 - 特許庁

The switching circuit is operative to selectively connect the charge sharing circuit to at least a given one of the bit lines in accordance with a first control signal to be supplied to the switching circuit.例文帳に追加

スイッチング回路は、そのスイッチング回路に供給される第１制御信号に応じてチャージ・シェアリング回路をビット線の所与の少なくとも１本に選択的に接続させるように動作する。 - 特許庁

The column selecting circuit selects one out of bit lines of each group, the voltage switch circuit selects one out of program voltage form a high voltage pump circuit and external voltage from an external voltage pad.例文帳に追加

列選択回路は各グループのビットラインのうち、１つを選択し、電圧スイッチ回路は高電圧ポンプ回路からのプログラム電圧及び外部電圧パッドからの外部電圧のうち、１つを選択する。 - 特許庁

A nonvolatile semiconductor memory device 1 includes a memory cell array 10 having a plurality of memory cells capable of storing multiple bits, a plurality of bit lines connected to the memory cell array 10, and a control circuit 19.例文帳に追加

不揮発性半導体記憶装置１は、複数ビットを記憶可能なメモリセルを複数個有するメモリセルアレイ１０と、メモリセルアレイ１０に接続された複数のビット線と、制御回路１９とを含む。 - 特許庁

To obtain a semiconductor storage device having margin in which equalization and pre-charge for bit lines can be performed sufficiently and has margin for specification of a time required for setup of data.例文帳に追加

ビット線に対するイコライズ及びプリチャージが十分に行えるだけのマージンを有すると共に、データセットアップに要する時間のスペックに対してもマージンを有することができる半導体記憶装置を得る。 - 特許庁

A word line driver WDa activates the word line W with a lower potential (Vcc-Vt) than a supply potential (Vcc) of the memory cell MC at the time of the initial stage of conduction between this node and the bit lines B, /B.例文帳に追加

ワード線ドライバＷＤａは、このノードとビット線Ｂ及び／Ｂとの導通初期、メモリセルＭＣの給電電位（Ｖｃｃ）よりも低い電位「Ｖｃｃ−Ｖｔ」にてワード線Ｗを活性化する。 - 特許庁

A semiconductor storage apparatus includes a first transistor TR1 controlling potential of first bit lines BL/NBL provided to a row of memory cells and a first logic gate LG1 controlling the first transistor TR1.例文帳に追加

メモリセルの列に対して設けられた第１のビット線ＢＬ／ＮＢＬの電位を制御する第１のトランジスタＴＲ１と、当該第１のトランジスタＴＲ１を制御する第１の論理ゲートＬＧ１とを設ける。 - 特許庁

This integrated circuit 200 has a memory array, of which memory cells 205, 206 are constituted so that a plurality of common bit lines 207 are used in common with many electrically insulated semiconductor regions.例文帳に追加

メモリアレイを有する集積回路２００であり、そのメモリセル２０５，２０６は、電気的に絶縁された多数の半導体領域で複数の共通ビット線２０７を共有するように構成されている。 - 特許庁

The column selecting section 27 connects the bit lines BL and BL# connected respectively to two selecting memory cells being a pair storing complementary data each other to the data read-out circuit 60 in a second mode.例文帳に追加

列選択部２７は、第２のモードでは、互いに相補データを記憶する対をなす２個の選択メモリセルとそれぞれ接続されたビット線ＢＬおよびＢＬ♯を、データ読出回路６０と接続する。 - 特許庁

Pre-charge circuits 6, 7 turn off P channel MOS transistors PT61-PT63, PT71-PT73 and separate pairs of bit lines (BL0, /BL0), (BL1, /BL1) electrically from a power source node for receiving power source voltage VDD.例文帳に追加

プリチャージ回路６，７は、ＰチャネルＭＯＳトランジスタＰＴ６１−ＰＴ６３，ＰＴ７１−ＰＴ７３をオフにして、ビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）を、電源電圧ＶＤＤを受ける電源ノードから電気的に切り離す。 - 特許庁

The bit line is arranged in an wiring layer above a wiring layer in which the word lines are arranged, and connected to a part of memory cell, to apply a signal read out of the selected memory cell by the word line.例文帳に追加

ビット線は、ワード線の配置された配線層よりも上配線層に配置され、一部のメモリセルに接続され、ワード線によって選択されたメモリセルから読み出された信号が印加される。 - 特許庁

As a result, on each bit line BL, the accumulation charge of the capacitor C of a plurality of memory cells ML connected to the plurality of word lines WL regarding at least two activated data is connected each.例文帳に追加

これにより、各ビット線ＢＬ上で、それぞれ、活性化された２つ以上のデータに係る複数のワード線ＷＬに接続された複数のメモリセルＭＬのキャパシタＣの蓄積電荷が結合される。 - 特許庁

A semiconductor memory device includes: bit lines BL and /BL provided in a layer of the same level above a semiconductor substrate 30; a first variable-resistance element 10 and a first MOSFET 20 which are provided below the bit line BL and are connected in series; and a second variable-resistance element 10 and a second MOSFET 20 which are provided below the bit line /BL and are connected in series.例文帳に追加

半導体記憶装置は、半導体基板３０の上方の同一レベル層に設けられたビット線ＢＬ，／ＢＬと、ビット線ＢＬの下方に設けられかつ直列に接続された第１の抵抗変化素子１０及び第１のＭＯＳＦＥＴ２０と、ビット線／ＢＬの下方に設けられかつ直列に接続された第２の抵抗変化素子１０及び第２のＭＯＳＦＥＴ２０とを含む。 - 特許庁

The sense amplifier 10 includes N type transistors 28a-31a, 28b-31b which respectively make currents IA-ID flowing on each bit line to branch when the data are read out from the magneto-resistance elements Rx0, Rx1, and join respective branched currents with a current flowing on the corresponding bit line different from the bit lines whereon respective branched currents flow.例文帳に追加

センスアンプ回路１０は、磁気抵抗素子Ｒｘ０，Ｒｘ１からデータを読み出すときに、上記各ビット線上を流れる電流ＩＡ〜ＩＤをそれぞれ分流させ、各分流された電流を、各分流された電流が流れるビット線とは異なる対応するビット線を流れる電流と合流させるＮ型トランジスタ２８ａ〜３１ａ，２８ｂ〜３１ｂを備える。 - 特許庁

The semiconductor memory 50 comprises a word line WL, a global bit line GBL, and a local bit line LBL arranged while crossing one another, a memory cell array region 1 containing a plurality of ferroelectric memory cells 3 connected to the word line WL and local bit lines LBL, and a transfer gate transistor 4 arranged at the lower portion of the memory cell array region 1.例文帳に追加

この半導体記憶装置５０は、互いに交差するように配置されたワード線ＷＬとグローバルビット線ＧＢＬおよびローカルビット線ＬＢＬと、ワード線ＷＬおよびローカルビット線ＬＢＬに接続された複数の強誘電体メモリセル３を含むメモリセルアレイ領域１と、メモリセルアレイ領域１の下方に配置されたトランスファゲートトランジスタ４とを備えている。 - 特許庁

The memory array is provided with a plurality of writing lines operatively coupled to the memory cells for selectively writing the logical states of one or more memory cells in the memory array and a plurality of bit lines and word lines operatively coupled to the memory cells for selectively reading and writing the logical states of one or more memory cells in the memory array.例文帳に追加

メモリアレイは、さらに、メモリアレイ内の１つまたはそれ以上のメモリセルの論理状態を選択的に書き込むために、メモリセルに動作できるように結合している複数の書き込み線と、メモリアレイ内の１つまたはそれ以上のメモリセルの論理状態を選択的に読み出しおよび書き込むために、メモリセルに動作できるように結合している複数のビット線およびワード線を備える。 - 特許庁

A first writing changes resistance of a plurality of memory cells MCs connected to a word line oWL to a first state using current flowing from a source line SL to a plurality of bit lines BLs, and a second writing changes the resistance of the memory cells MCs to a second state using current flowing from the bit lines BLs to the source line SL based on data stored in a sense amplifier 13 after performing the first writing.例文帳に追加

第１の書き込みは、ソース線ＳＬから複数のビット線ＢＬへ流れる電流で、ワード線ｏＷＬに接続された複数のメモリセルＭＣの抵抗を第１状態に変化させ、第２の書き込みは、第１の書き込みを行った後にセンスアンプ１３が保持するデータに基づいて、ビット線ＢＬからソース線ＳＬへ流れる電流でメモリセルＭＣの抵抗を第２状態に変化させる。 - 特許庁

The integrated circuit memory includes a circuit for individually activating word lines in a first one memory cell per bit operation mode, simultaneously activating at least two word lines in a second operation mode where two or more memory cells are dedicated to each data bit, and providing a word line sequence when first converting stored data in the array of memory cells from the first operation mode to the second operation mode.例文帳に追加

集積回路メモリは回路を含み、回路は、１ビットごとに１メモリセルの第１の動作モードにおいてワード線を個別に活性化し、各データビット専用に２個以上のメモリセルが与えられる第２の動作モードにおいて少なくとも２つのワード線を同時に活性化し、メモリセルのアレイに記憶されたデータを第１の動作モードから第２の動作モードへ最初に切替えるときにワード線シーケンスを与える。 - 特許庁

A processing to be performed by a control part is simplified since the control part is made to read an instruction and to directly transmit on/off information of each bit to constitute micro-codes to be included in the instruction to registers 25, 28, 29 and a data memory 8 allocated to each bit through control lines L1 to L5 and to control them.例文帳に追加

制御部が、命令を読み込み、この命令に含まれるマイクロコードを構成する各ビットのオン／オフ情報を、制御線Ｌ１〜Ｌ５を介して各ビットに割り当てられたレジスタ２５，２８，２９やデータ・メモリ８に直接伝達して、これらを制御するようにしたので、制御部の行う処理を簡略化することができる。 - 特許庁

Furthermore, a row decoder enable signal RDENT and the sense amplifier enable signal and the bit line precharge signal SAET are held at low level, generated by a 4th delay circuit 110, after a rising edge of the clock signal CLK so as to obtain the timing of precharging the couple of bit lines BL and /BL.例文帳に追加

また、クロック信号ＣＬＫの立ち上がりエッジから、第４の遅延回路１１０により生成された遅延時間後に、ローデコーダイネ−ブル信号ＲＤＥＮＴ及びセンスアンプイネーブル信号兼ビット線プリチャージ信号ＳＡＥＴをローレベルにすることにより、ビット線対ＢＬ，／ＢＬをプリチャージするタイミングを得る。 - 特許庁

For example, in a plurality of sense amplifier circuits 201 provided for a plurality of bit lines BL, the potential level of a corresponding bit line QPW-BL is biased to a voltage VQPW higher than a voltage VSS until the respective thresholds of selected memory cells exceeding a verify low level (VLL) reach a verify level (VL).例文帳に追加

たとえば、複数のビット線ＢＬに対応して設けられる複数のセンスアンプ回路２０１により、それぞれ、ベリファイローレベル（ＶＬＬ）を超えた選択メモリセルのしきい値がベリファイレベル（ＶＬ）に達するまでは、対応するビット線ＱＰＷ−ＢＬの電位レベルを電圧ＶＳＳよりも高い電圧ＶＱＰＷにバイアスさせる。 - 特許庁

A pair of bit lines are connected to a sense amplifier through an N channel type transistor, memory cells constituting a memory cell array are connected to the bit line pair, and the gate voltage of the N channel type transistor is set lower than a voltage obtained by adding the threshold value voltage amount of the N channel type transistor to the driving voltage of the memory cells.例文帳に追加

センスアンプは、センスアンプに一対のビット線対がＮチャネル型トランジスタ対を介して接続され、ビット線対には、メモリセルアレイを構成するメモリセルが接続され、Ｎチャネル型トランジスタのゲート電圧は、メモリセルの駆動電圧にＮチャネル型トランジスタのしきい値電圧分を加えた電圧よりは低い電圧に設定されている。 - 特許庁

To provide a method for reducing the total power consumption by introducing a structure in which information is written through only a bit line to which a memory cell is connected with respect to one word line to be driven, and reducing power consumption caused by voltage transition of other bit lines to which the cell is not connected.例文帳に追加

駆動すべき１つのワードラインに対してメモリセルが連結されたビットラインのみを通じて情報を書き込む構造を導入し、セルが連結されていない他のビットラインが遷移されることにより発生する不要な電力消耗を減らし、メモリの全体消費電力を減少させることができる方法を提供する。 - 特許庁

Landing pads 8 are formed on a silicon substrate 1, a second interlayer insulating film 9 is formed, bit line contact holes 100 each leading to the landing pad 8 and lower storage node contact holes 130a are bored in the second interlayer insulating film 9 at the same time, and lower storage node contacts 13a are formed together with bit line interconnect lines 11.例文帳に追加

シリコン基板１上にランディングパッド８を形成し、第２層間絶縁膜９を形成して、第２層間絶縁膜９中にランディングパッド８に至るビットラインコンタクトホール１００および下部ストレージノードコンタクトホール１３０ａを同時に開口し、ビットライン配線１１とともに下部ストレージノードコンタクト１３ａを形成する。 - 特許庁

The precharge potential of a non-selection bit line among a plurality of bit lines 5 is set by an HPR voltage source 2 to be lower than a power source voltage Vcc (a low voltage of 0.5V to 1.2V, for example, 0.8V) which determines the electric potential on the high side of the data stored in the memory cell.例文帳に追加

複数のビット線５のうち非選択ビット線のプリチャージ電位は、ＨＰＲ電圧ソース２により、メモリセルに記憶されるデータのハイ側の電位を決定する電源電圧Ｖｃｃ（０．５Ｖ〜１．２Ｖの範囲内の低電圧、例えば０．８Ｖ）よりも低い電位（例えば１／２Ｖｃｃ＝０．４Ｖ）に設定される。 - 特許庁

To reduce a circuit scale and to reduce current consumption when an erroneous write-in preventive circuit charging a bit line is provided for preventing that a memory cell unnecessary of write-in is erroneously written in due to wiring capacitance between adjacent bit lines in an SRAM using a four Tr(transistor) memory cell.例文帳に追加

４Ｔｒメモリセル使用のＳＲＡＭにおいて、隣接するビット線間の配線容量により書き込みの必要のないメモリセルが誤書き込みされるのを防止するために、ビット線を充電する誤書き込み防止回路を設ける場合に、回路規模を縮小すると共に、消費電流を低減する。 - 特許庁

This semiconductor memory has such a feedback circuit that the potential of a read-out signal is not reduced in the next operation cycle even if the pre-charge potential of a bit lines BL is raised from 1/2 Vaa by feeding back variation of a pre-charge potential δ 1/2 Vaa of the bit line BL to a plate electrode of a cell capacitor.例文帳に追加

本発明の半導体記憶装置は、ビット線ＢＬのプリチャージ電位1/2Ｖaaの変動分δＶaaをセルキャパシタのプレート電極に帰還することにより、ビット線ＢＬのプリチャージ電位が1/2Ｖaaから上昇しても、次の動作サイクルにおいて読み出し信号の電位の低下を生じない帰還回路を有する。 - 特許庁

Regarding a P well region and an N well region where a pair of CMOS inverters consisting of the multiport SRAM cell is formed, the P well region is divided into two P well regions PW1 and PW2 on either side of the N well region NW and is formed so that boarder lines between them become parallel to bit lines.例文帳に追加

マルチポートＳＲＡＭセルを構成する一対のＣＭＯＳインバータが形成されたＰウエル領域およびＮウエル領域に関し、Ｐウエル領域を、二つのＰウエル領域ＰＷ１およびＰＷ２に分割してＮウエル領域ＮＷの両側に、かつそれら間の境界線がビット線と平行となるように形成する。 - 特許庁

The cell plate drive circuits 11, 12 are connected to an amplifier circuit control signal line 18 controlling an amplifier circuit 17 through the control circuit 16, and switch a potential of voltage outputted to the drive lines 9, 10 before and after of amplifying operation for potentials of bit lines 8, 9 of the amplifier circuit 17.例文帳に追加

セルプレート・ドライバ回路１１，１２は制御回路１６を介して増幅回路１７を制御する増幅回路制御信号線１８と接続されており、増幅回路１７のビット線８，９の電位に対する増幅動作の前後でドライブ線９，１０に出力する電圧の電位を切り替える構成となっている。 - 特許庁

The method includes steps of: performing free charge on a selected bit line, sequentially applying a pass voltage to all word lines, changing the pass voltage applied to a word line selected among the word lines to a read voltage and applying the read voltage, and reading data of the selected memory cell connected to the selected word line.例文帳に追加

選択されたビットラインをフリーチャージする段階と、すべてのワードラインに順次パス電圧を印加する段階と、前記ワードラインのうち、選択されたワードラインに印加された前記パス電圧を読出電圧に変更して印加する段階と、前記選択されたワードラインと接続された選択されたメモリセルのデータを読み出す段階と、を含む。 - 特許庁

In the nonvolatile semiconductor memory having a plurality of memory cells sharing word lines and sharing bit lines with adjacent memory cells, a plurality of memory cells connected to the same word line are written from one end cell to another end cell in this order.例文帳に追加

ワード線を共有し、かつビット線を隣接するメモリセルにて共有する複数のメモリセルを有する不揮発性半導体メモリ装置に対して、同一ワードラインに接続される複数のメモリセルのうち、一方端のメモリセルから他方端のメモリセルへ順番に書き込みを行う不揮発性メモリ装置の書き込み方法。 - 特許庁

A memory plane is divided into a plurality of data areas in a bit line direction, and sub-latches connected to connection lines are arranged for every division part of respective data areas through sub-select transistors TSL and sub-latch select transistors SLSEL which select a connection or disconnection of the connection lines connecting between adjacent respective data areas.例文帳に追加

メモリプレーンをビット線方向に複数のデータエリアに分割し、各データエリアの分割部毎に、隣り合う各データエリア間を接続する接続線の接続または非接続を選択するサブセレクトトランジスタＴＳＬ、並びにサブラッチセレクトトランジスタＳＬＳＥＬを介して上記接続線に接続されたサブラッチを設ける。 - 特許庁

The nonvolatile semiconductor memory includes memory cells MC11 to MCnm for storing an information based on change in a resistance value, and word lines WL1 to WLn and first bit lines BL1 to BLm which are connected to the memory cells MC11 to MCnm and activated when data of predetermined memory cell are read out and written in.例文帳に追加

不揮発性半導体記憶装置は、抵抗値の変化に基づき情報を記憶するメモリセルＭＣ１１〜ＭＣｎｍ、メモリセルＭＣ１１〜ＭＣｎｍに接続され且つ所定のメモリセルのデータの読み出し時及び書き込み時に活性化されるワード線ＷＬ１〜ＷＬｎ及び第１ビット線ＢＬ１〜ＢＬｍを有する。 - 特許庁

The semiconductor memory device is equipped with: a memory block including a plurality of word lines, a plurality of bit lines and a plurality of memory cells; an oscillation circuit with a delay speed adjustment circuit to be controlled based on a test signal added thereto; and an access control circuit for sequentially accessing the plurality of memory cells based on an output of the oscillation circuit in refresh mode.例文帳に追加

半導体記憶装置は、複数のワード線と、複数のビット線と、複数のメモリセルとを含むメモリブロックと、テスト信号に基づいて制御される遅延速度調整回路が付加された発振回路と、リフレッシュモード時、発振回路の出力に基づいて複数のメモリセルを順次アクセスするアクセス制御回路と、を備える。 - 特許庁

The nonvolatile semiconductor memory device comprises a plurality of memory cell portions 11 arranged in a matrix structure in a semiconductor substrate 10, a plurality of bit lines 12, each consisting of a diffusion layer extended in the column direction, a buried insulation film 16, a plurality of word lines 13 which are formed on the buried insulation layer 16 and are extended in the row direction.例文帳に追加

不揮発性半導体記憶装置は、半導体基板１１に行列状に配置された複数のメモリセル部１１と、列方向に延びる拡散層からなる複数のビット線１２と、埋め込み絶縁膜１６と、埋め込み絶縁膜１６の上に形成され、行方向に延びる複数のワード線１３とを備えている。 - 特許庁

To improve the taste of a game when a role having a possibility to win in two or more winning lines internally wins, by defining positions enabling a win in respective winning lines as objects of a slip control at high priority without promoting to increase a memory size of a bit data storage area.例文帳に追加

２以上の入賞ラインでの入賞が可能となる役が内部当選した場合に、ビットデータ保存領域等のメモリ量の増大を助長することなく、それぞれの入賞ラインでの入賞を可能とする位置を最優先に滑り制御の対象とすることで、遊技の趣向性を向上する。 - 特許庁

Next, when a read command is issued, the row decoder 18 selects one of the word lines WL to be activated which has been selected in accordance with the active command, and also senses data from the already selected bit lines LBL, GBL, and outputs read data by selecting data of the address designated by the read command from among the data.例文帳に追加

次に、リードコマンドにより、ロウデコーダ１８がアクティブコマンドに応じて選択されたワード線ＷＬから活性化する１本のワード線ＷＬを選択するとともに、既に選択されたビット線ＬＢＬ、ＧＢＬからセンスし、そのデータの内、リードコマンドで指定されたアドレスのデータを選択してリードデータを出力する。 - 特許庁