「Bit-lines」に関連した英語例文の一覧と使い方(34ページ目) - Weblio英語例文検索

The flash memory device includes: a memory cell array having memory cells arrayed on word lines and bit lines; a voltage generating circuit constituted so as to generate a program voltage to be applied to a selected word line; a program voltage controller constituted so as to variably control a start level of the program voltage to be applied to remaining pages of each word line by a programming characteristic of the first page of each word line.例文帳に追加

フラッシュメモリ装置はワードラインとビットラインに配列されたメモリセルを有するメモリセルアレイと、選択されたワードラインに印加されるプログラム電圧を発生するよう構成される電圧発生回路と、各ワードラインの一番目のページのプログラム特性により、各ワードラインの残りのページに適用されるプログラム電圧の開始レベルを可変制御するよう構成されるプログラム電圧制御器を含む。 - 特許庁

A control circuit 18a and a timing control circuit 18b select the first word line and a second word line which is different from the first word line and which shares a pair of bit lines with the first word line, and executes a refresh operation of a memory cell connected to the word lines at a second frequency which is higher than a first frequency of a clock signal supplied from the outside.例文帳に追加

制御回路１８ａ及びタイミング制御回路１８ｂは、第１のワード線とビット線対を共有する第１のワード線とは異なる第２のワード線を選択し、当該ワード線に接続されるメモリセルのリフレッシュ動作を、外部から供給されるクロック信号の第１の周波数に比べて高い第２の周波数で実行する、ことを特徴とする。 - 特許庁

In the correction write operation, the control circuit simultaneously executes the correction write operation with respect to a plurality of memory units connected to the common bit lines and sequentially executes the correction write verify operation with respect to a plurality of memory units in which the correction write operation is executed.例文帳に追加

制御回路は、補正書き込みに際し、共通のビット線に接続された複数のメモリユニットに対して同時に補正書き込みを実行し、補正書き込みが実行された複数のメモリユニットに対して順次前記補正書き込みベリファイ動作を実行する。 - 特許庁

To provide a data transmission system which transmits an image data having high bit rate, by dividing it through a plurality of radio transmission lines (channel) and transmits and restores the divided data normally, by monitoring a communication state each channel.例文帳に追加

高ビットレートの映像データを分割して複数の無線伝送路（チャンネル）を介して伝送するデータ伝送システムであって、チャンネル毎の通信状態を監視することで分割データが正常に伝送され復元されるようにしたデータ伝送システムを提供する。 - 特許庁

An amplifier circuit unit 110 is connected between a bit line B101 and a memory unit 106 having a plurality of ferroelectric capacitors C101-C104 connected across a plurality of independent plate lines P101-P104 each and a common node electrode E101.例文帳に追加

各々独立した複数のプレート線Ｐ１０１〜Ｐ１０４と共通ノード電極Ｅ１０１との間に接続された複数の強誘電体キャパシタＣ１０１〜Ｃ１０４を有するメモリユニット１０６とビット線Ｂ１０１との間に増幅回路ユニット１１０を接続する。 - 特許庁

When a memory cell at the left end is selected, data read out on bit lines BL, BL bar are inputted through a PMOS transistor T to the first local sense amplifiers and a sense output is placed on the read data bus.例文帳に追加

図中左端のメモリセルが選択されると、ビット線ＢＬ，ＢＬバー上の読み出しデータはＰＭＯＳトランジスタＴを通して第１ローカルセンスアンプに入力され、これが第１、第２ローカルセンスアンプでセンスされて、そのセンス出力が読み出しデータバスに出力される。 - 特許庁

To sufficiently suppress data error occurrence and an increase of EMI with simple constitution by a communication system including a transmission means of transmitting a plurality of bit signals through two or more predetermined communication lines each time one clock is generated.例文帳に追加

クロックが１クロック生成される毎に、予め定められた２以上の通信ラインにより複数のビット信号を送信する送信手段を備える通信システムにおいて、簡単な構成により、データ化けが発生することやＥＭＩが大きくことを十分に抑制する。 - 特許庁

After amplification of the readout signal is started and the time of delay by a delay circuit U1 elapses, a control signal GEN1 and a control signal GEN2 outputted by the delay circuit U1 change and the connection between the bit lines and the amplifier circuit is released.例文帳に追加

読み出し信号の増幅が開始され、遅延回路Ｕ１による遅延時間が経過した後に、この遅延回路Ｕ１から出力される制御信号ＧＥＮ１および制御信号ＧＥＮ２が変化し、ビット線と増幅回路との接続が開放される。 - 特許庁

The semiconductor integrated circuit device is provided with NMOS transistors N0-N3 arranged for pairs of bit line, PMOS transistors P0-P3 arranged in a pair of input and output lines IO and IOB, and transistors N5 and N6 receiving a pulse signal at a gate.例文帳に追加

半導体集積回路装置は、ビット線対に対して配置されるＮＭＯＳトランジスタＮ０〜Ｎ３、データ入出力線対ＩＯ，ＩＯＢに配置されるＰＭＯＳトランジスタＰ０〜Ｐ３ならびにパルス信号をゲートに受けるトランジスタＮ５およびＮ６を備える。 - 特許庁

Bit lines BL and /BL corresponding to a selected column are pulled down to ground voltage Vss through respectively one of a selected MTJ memory cell and a dummy memory cell DMC and pulled up to power voltage Vcc2 through a read drive selection gate RCDG.例文帳に追加

選択列に対応するビット線ＢＬおよび／ＢＬは、選択されたＭＴＪメモリセルおよびダミーメモリセルＤＭＣの一方ずつを介して、接地電圧Ｖｓｓにプルダウンされるとともに、リードドライブ選択ゲートＲＣＤＧを介して電源電圧Ｖｃｃ２にプルアップされる。 - 特許庁

Thus, the sense amplifier in which the pair of bit lines are twisted without increasing layout area and influence of adjacent coupling noise in the sense amplifier never be affected and which is operated at high speed and stably and the semiconductor memory device provided with this sense amplifier can be obtained.例文帳に追加

このようにレイアウト面積の増大を伴うことなく、ビット線対をツイストさせ、センスアンプ内の隣接カップリングノイズの影響を受けなくすることができる高速、安定動作するセンスアンプ、及びこのセンスアンプを備えた半導体記憶装置が得られる。 - 特許庁

On the cell array area of a wafer, word lines are formed at fixed intervals, and the inside of a space formed with these fixed intervals is filled with semiconductor materials for forming the contact of a bit line to be formed later and a capacitor and the contact of source and drain areas.例文帳に追加

半導体基板のセルアレイ領域上に一定の間隔を有するワードラインを形成し、その一定間隔による空間内に後に形成されるビットラインとキャパシタとのコンタクト及び、ソースとドレイン領域とのコンタクトを形成するために半導体物質を満たす。 - 特許庁

A plurality of capacitors constituting the semiconductor storage device are divided into upper and lower layers formed in arbitrary shape and array, and bit lines are arranged between a lower layer on which a 1st capacitor is formed and an upper layer on which a 2nd capacitor is formed.例文帳に追加

半導体記憶装置を構成する複数のキャパシタを上下層に分けて、任意の形状・配列で形成し、下層に位置する第一のキャパシタが形成されている層と、上層に位置する第二のキャパシタが形成されている層との間の層に、ビット線を配設する。 - 特許庁

The activation signal is generated by selecting one of a plurality of dummy bit lines 34a, 35b, 35c in which the number of dummy cells 32 for extracting electric charges being connected differs depending on distance between the memory cell from which read-out is performed and the sense amplifier when data is read out.例文帳に追加

データを読み出す際、読み出しを行なうメモリセルとセンスアンプとの距離によって、接続されている電荷引き抜き用のダミーセル３２の数が異なる複数のダミービット線３５ａ、３５ｂ、３５ｃのうち１つを選択することによって活性化信号を生成する。 - 特許庁

Array selection address signals 0 are connected to an FUSE00 and an FUSE01 or the like to execute redundancy replacement of bit lines through an inverter 003, and array selection address signals 1 are connected to an FUSE10 and an FUSE11 or the like through an inverter 013.例文帳に追加

アレイ選択アドレス信号０はインバータ００３を経由してビット線の冗長置換を行うためのＦＵＳＥ００、ＦＵＳＥ０１などに接続され、アレイ選択アドレス信号１はインバータ０１３を経由してＦＵＳＥ１０、ＦＵＳＥ１１などに接続されている。 - 特許庁

Also, when data verification is performed in data rewriting processing, reference voltage generated by a reference voltage generating section 15 is compared with voltage of bit lines BL1-BLn and a read-out reference line RL, data of the memory cell and the dummy cell are read out.例文帳に追加

また、データ書き換え処理においてデータ照合を行なう場合には、参照電圧生成部１５が生成する参照電圧と、ビット線ＢＬ１〜ビット線ＢＬｎおよび読み出し参照線ＲＬの電圧が比較されて、メモリセルおよびダミーセルのデータが読み出される。 - 特許庁

Reference voltages VREFC of voltage levels lower than an operating power source voltage of a decoder are supplied as selection signals to write column selection gates (CGA<0> to CGA<n>, CGB<0> to CGB<n>) prepared in association with bit lines (BL<0> to BL<n>).例文帳に追加

ビット線（ＢＬ＜０＞−ＢＬ＜ｎ＞）に対応して設けられる書込列選択ゲート（ＣＧＡ＜０＞−ＣＧＡ＜ｎ＞、ＣＧＢ＜０＞−ＣＧＢ＜ｎ＞）に対し、選択信号として、デコーダの動作電源電圧よりも低い電圧レベルの基準電圧ＶＲＥＦＣを供給する。 - 特許庁

To provide a semiconductor memory element to reduce a capacitance of a parasitic capacitor formed between the neighboring bit lines for enabling an operation speed of semiconductor memory device to be improved and to suppress a generation of a void in a contact plug, and to provide a method of manufacturing the same.例文帳に追加

互いに隣接するビットライン間に形成される寄生キャパシタの容量を減少させてフラッシュメモリ素子の動作速度を改善すると共にコンタクトプラグにボイドが発生する現象を改善する半導体メモリ素子及びその製造方法を提供する。 - 特許庁

Before stress is applied to a semiconductor storage device, a plurality of sense amplifiers are kept inactive while a plurality of memory cells are activated, and each bit line is individually charged using global input/output lines GIOB<0> to <7> and GIOT<0> to <7>.例文帳に追加

半導体記憶装置にストレスを印加するのに先立ち、複数のメモリセルを活性化する一方、複数のセンスアンプは非活性状態を維持し、グローバル入出力線ＧＩＯＢ＜０＞〜＜７＞、ＧＩＯＴ＜０＞〜＜７＞を利用して各ビット線に個別に充電を行う。 - 特許庁

To suppress a peak current generated by batch selection of word lines, non-selection control, setting of a write-in level of a bit line, and batch control of recovery, when accelerated stress is applied to a memory cell in burn-in and the like and screening is performed.例文帳に追加

バーンインなどでメモリセルに加速したストレスを印加し、スクリーニングを行う際に、ワード線の一括選択、非選択制御及びビット線の書き込みレベル設定、リカバリの一括制御によって生じるピーク電流の発生を抑えることを最も主要な特徴とする。 - 特許庁

Thereby, the bit lines 2 become a shape effectively utilizing the space corresponding to the disposition of other elements such as the MTJ elements 24, compared with that of having the uniform cross-sectional area, and the resistance can be reduced sufficiently in the X-axial direction.例文帳に追加

このため、ビット線２が、均一な断面積を有する場合と比べてＭＴＪ素子２４など他の構成要素の配置位置に応じて有効に空間を利用した形状となり、Ｘ軸方向において十分にその抵抗値を低減することができる。 - 特許庁

A data processing apparatus for securely performing write and read of data between a processor and a nonvolatile memory includes a bus conversion means for converting or decoding the bit array of the respective bid data of data or an address designation signal input via a bus configured of a plurality of signal lines from the processor or the nonvolatile memory, and for outputting the bit data to the nonvolatile memory or the processor.例文帳に追加

プロセッサと不揮発性メモリ間でデータの書き込みと読み出しをセキュアに行なうデータ処理装置において、前記プロセッサまたは前記不揮発性メモリから複数の信号線から成るバスを介して入力されたデータまたはアドレス指定信号の各ビットデータのビット配列を変換また復元し、前記不揮発性メモリまたは前記プロセッサに出力するバス変換手段を備えることを特徴とする。 - 特許庁

In a network equipped with a media convertor 1 capable of converting mutually signals of both physical media between transmission lines having different physical media so as to relay data communication in a physical layer, the media convertor 1 transmits bit strings predetermined upon the power- off, and a destination device 11 recognizes the occurrence of the power-off at the media convertor 1 when the bit strings have been received repeatedly.例文帳に追加

物理メディアが異なる伝送路間に両物理メディアの信号を相互変換可能なメディアコンバータ１を設置してデータ通信の中継を物理層で行うネットワークにおいて、メディアコンバータ１は、電源断の発生時に予め定められたビット列を繰り返し送信し、相手側装置１１は、このビット列が繰り返し受信されたときに、メディアコンバータ１に電源断が発生したことを認識する。 - 特許庁

To reduce a problem wherein bit variation varying for every continuously sent input data causes power consumption to increase due to switching increase in data writing to or reading from a storage device or the like, or causes interference between signal lines on a transmission line.例文帳に追加

連続的に送られてくる入力データのデータ毎に変化するビット変化に基因して記憶装置等へのデータ書込みや読出し時にスイッチング増大によって消費電力が増大したり、伝送路上の信号線間で干渉が生じる不具合を低減することを可能とすること。 - 特許庁

Data entered from an input data line DIN is written via write selectors WSLC1... and a write bit line WBITI into a memory cell where column select signals CA1.. are at H levels among memory cells CELL (1, n)... of a row selected by write word lines WWL1... .例文帳に追加

ライトワードラインＷＷＬ１…によって選択された行のメモリセルＣＥＬＬ（１，ｎ）…のうち、カラムセレクト信号ＣＡ１…がＨレベルのメモリセルには、入力データラインＤＩＮから入力されたデータがライトセレクタＷＳＬＣ１…およびライトビットラインＷＢＩＴ１を介して書き込まれる。 - 特許庁

During reading, a word line is activated by applying a voltage which is proportional to the potential on all crossing bit lines corresponding to the voltage, and data stored in the cells connected to this active word line are determined by detecting electric charge values of the cells in a detection means.例文帳に追加

読み取り中にはワード・ラインが電圧を与えることでアクティブ化され、この電圧は電圧に対応する全ての交差ビット・ライン上の電位に比例し、このアクティブ・ワード・ラインに接続されたセル内に格納されたデータは、そのセルの電荷値を検出装置で検出して決定される。 - 特許庁

Inspection selection transistors LT0 to LT7 are disposed between the leakage inspection voltage application means 17 and the main bit lines MBL0 to MBL7, and controlled by leakage inspection selection transistor selection signals LS0 to LS7 outputted from the leakage inspection selection circuit 16.例文帳に追加

リーク検査用電圧印加手段１７と各主ビット線ＭＢＬ０〜ＭＢＬ７との間にリーク検査用選択トランジスタＬＴ０〜ＬＴ７が設けられており、リーク検査用選択回路１６から出力されるリーク検査用選択トランジスタ選択信号ＬＳ０〜ＬＳ７によってそれぞれ制御される。 - 特許庁

The main CPU 21 divides the data of 16-bit constitution indicating the number of held balls to the data of high-order 8 bits and the data of low- order 8 bits, transmits control signals indicating these pieces of data in order, and transmits strobe signals corresponding to the respective control signals through respectively different transmission lines.例文帳に追加

メインＣＰＵ２１は、保留玉数を示す１６ビット構成のデータを上位８ビットのデータと下位８ビットのデータとに分割し、これらデータを示す制御信号を順に送信するとともに、各制御信号に対応するストローブ信号をそれぞれ異なる伝送ラインを介して送信する。 - 特許庁

When an entry is set into a partial access mode, the copying operation is carried out with respective memory cells included in the holding area as copying sources and also with one or a plurality of memory cells included in the copying area connected to bit lines to which the memory cells of a copying source are connected as copying destinations.例文帳に追加

パーシャルアクセスモードにエントリする際、前記保持領域に含まれるメモリセルの各々をコピー元とするとともに、該コピー元のメモリセルが接続されるビット線に接続された前記コピー領域に含まれる一又は複数のメモリセルをコピー先として、コピー動作を行う。 - 特許庁

The flash memory device includes: a string having at least a string selection transistor, a ground selection transistor and memory cell transistors connected in series between the transistors, the memory cell transistors being connected to a corresponding word line respectively; and bit lines connected to the string.例文帳に追加

本発明のフラッシュメモリ装置は、ストリング選択トランジスタ、接地選択トランジスタ、および前記選択トランジスタの間に直列連結されたメモリセルトランジスタを有する少なくとも一つのストリングと、前記メモリセルトランジスタは対応するワードラインに各々連結され、前記ストリングに連結されたビットラインを含む。 - 特許庁

A first comparator 15 compares parity check results of a current frame and a previous frame and a second comparator 16 compares bit added results, and a first AND gate 17 outputs an "H" signal, when the data in the same lines of the current frame and the previous frame are the same.例文帳に追加

第１比較器１５は現フレームと前フレームとの同じラインのパリティチェック結果を比較する一方、第２比較器１６はビット加算結果を比較し、第１アンドゲート１７は、現フレームと前フレームとの同じラインのデータが同じである場合には「Ｈ」の信号を出力する。 - 特許庁

Thus, magnetic flux density of circulating magnetic fields 16a, 16b caused by passing a writing current through writing bit lines 5a, 5b and a writing word line 6, can be made the highest at the coupling portions 14a, 14b, thereby enabling efficient and stable writing of information.例文帳に追加

これにより、書込ビット線５ａ，５ｂおよび書込ワード線６に書込電流を流すことによって生じる還流磁界１６ａ，１６ｂの磁束密度を、連結部分１４ａ，１４ｂにおいて最も高くすることができ、効率的かつ安定した情報の書込が可能となる。 - 特許庁

A control circuit 11 detects short circuit between sub-bit lines SBL_R and SBL_P connected to the first and second transistors, respectively by comparing current caused to flow to the memory cell when energizing one transistor with current caused to flow to the memory cell when energizing the both transistors.例文帳に追加

制御回路１１は、一方のトランジスタに通電したときにメモリセルに流れる電流と、両方のトランジスタに通電したときにメモリセルに流れる電流とを比較することによって、第１および第２のトランジスタにそれぞれ接続されるサブビット線ＳＢＬ＿Ｒ，ＳＢＬ＿Ｐ間のショートを検出する。 - 特許庁

In a synchronous DRAM with wide bit width of data, the pins and signal lines 28, 38 of read data and write data are shared by the pins and signal lies of a command COM such as RAS, CAS, WE, bank selection, address ADD, and pieces of data are multiplexed and transferred.例文帳に追加

データのビット幅が広いシンクロナスＤＲＡＭにおいて、読み出しデータと書き込みデータのピンと信号線２８，３８を、ＲＡＳ、ＣＡＳ、ＷＥ等のコマンドＣＯＭ、バンク選択、アドレスＡＤＤのピン及び信号線と共用し、データを多重に転送することを特徴としている。 - 特許庁

A buffer circuit of a CMOS configuration is connected between an output node N2 of a flip-flop circuit of a CMOS configuration and a 2nd bit line BL_R for reading data, and also a pair of control nodes N5, N6 of the buffer circuit is connected to a pair of word lines WL, /WL, respectively.例文帳に追加

ＣＭＯＳ構成のフリップフロップ回路の出力節点Ｎ２とデータ読み出し用の第２ビット線ＢＬ＿Ｒとの間にＣＭＯＳ構成のバッファ回路を接続するとともに、バッファ回路の一対の制御節点Ｎ５，Ｎ６を一対のワード線ＷＬ，／ＷＬにそれぞれ接続する。 - 特許庁

After a second interlayer insulating film 35 is formed, by causing the second interlayer insulating film 35 to self-align with the bit lines 29 and the insulating spacer 33, a fourth opening 37 for exposing the surface of the second pad layer 25b' is formed, and by filling the opening 37 with a conductive material, a storage electrode 39 is formed thereon.例文帳に追加

第２層間絶縁膜３５を形成した後、ビットライン２９と絶縁性スペーサ３３に自己整合させて、第２パッド層２５ｂ’の表面を露出させるまでの第４開口部３７を形成して、これを導電性物質で埋立て、その上にストレージ電極３９を形成する。 - 特許庁

This semiconductor memory device is constructed in such a manner that a memory cell array formed by arraying a plurality of memory cells is divided into a plurality of groups 1a and 1b along at least one of a bit line direction and a word line direction, and individual source lines SL (a) and SL (b) are commonly connected for each group.例文帳に追加

半導体記憶装置において、複数のメモリセルを配列して成るメモリセルアレイは、ビットライン方向、またはワードライン方向の少なくとも一方に沿って複数のグループ１ａ、１ｂに分割されており、各グループ毎に個別のソースラインＳＬ（ａ）、ＳＬ（ｂ）が共通接続されている。 - 特許庁

An insulating film 11 is provided in a region from the top face of a word line 5x which is the closest to a plurality of the first injection diffusion layers 7a among a plurality of the word lines 5 to the end of the first injection diffusion layer 7a side of the diffusion bit line 2 and the element isolation region 8.例文帳に追加

複数のワード線５のうち、複数の第１の注入拡散層７ａに最も近いワード線５ｘの上面上から拡散ビット線２の第１の注入拡散層７ａ側の端部上及び素子分離領域８上に至る領域に絶縁膜１１が設けられている。 - 特許庁

Therefore, electric charges are supplied to a pair of bit lines B0, B0B from not only pre-charge transistors 141, 142, and the equalizing transistor 143, but also pre-charge transistors 151, 152 through the equalizing transistor 144.例文帳に追加

したがって、ビット線対Ｂ０、Ｂ０Ｂへの電荷の供給は、ビット線Ｂ０、Ｂ０Ｂに直接接続されているプリチャージトランジスタ１４１、１４２、およびイコライズトランジスタ１４３のみから行われるだけでなく、イコライズトランジスタ１４４を介して、プリチャージトランジスタ１５１、１５２からも供給される。 - 特許庁

A semiconductor memory device 1 is equipped with a memory sub array 51 where memory cells 10 are arranged in a matrix form, a sense amplifier array 52 that has a plurality of sense amplifying circuits 20 for amplifying the potential of a pair of bit lines BL and BLX, and a selector 53, that selects the plurality of sense amplifying circuits 20.例文帳に追加

半導体メモリ装置１は、メモリセル１０が行列状に配置されてなるメモリサブアレイ５１と、ビット線対ＢＬ、ＢＬＸの電位を増幅する複数のセンスアンプ回路２０を有するセンスアンプアレイ５２と、複数のセンスアンプ回路２０を選択するセレクタ５３とを有している。 - 特許庁

In the method for performing antialiasing during scanning line rendering of a graphic object image, sub-pixel resolution coverage bit-masks(A-buffer) corresponding to the limited number of scanning lines is generated at a time in order to input image information and to perform the rendering of pixels from the inputted image information.例文帳に追加

グラフィックオブジェクト画像の走査線レンダリング中にアンチエイリアシングを行う方法であり、画像情報を入力して入力された画像情報からの画素をレンダリングするために、一度に限られた本数の走査線に対応する小画素解像度カバレッジビットマスク（Ａ−ｂｕｆｆｅｒ）を生成する。 - 特許庁

Each memory cell array 11a has 256 word lines, and the select circuit 15 receives a 10-bit internal address signal and an external address signal and selects and outputs either of the internal and external address signals according to a 1st refresh control signal REF1.例文帳に追加

各メモリセルアレイ１１ａは２５６本のワード線を有し、セレクト回路１５は、それぞれ１０ビットの内部アドレス信号及び外部アドレス信号を受け、第１のリフレッシュ制御信号ＲＥＦ１に基づいて内部アドレス信号又は外部アドレス信号のいずれかを選択して出力する。 - 特許庁

The reading operation is such the operation that sensing operation for applying voltage VUX to the plurality of selected bit lines BL and applying voltage Vss_row being lower than the voltage VUX to a selected one word line WL is performed several times and determined results are accumulated.例文帳に追加

読み出し動作は、選択された複数本のビット線ＢＬに電圧ＶＵＸを印加するとともに選択された１本のワード線ＷＬに電圧ＶＵＸよりも低い電圧Ｖｓｓ＿ｒｏｗを印加するセンス動作を複数回実行し判定結果を累積する動作である。 - 特許庁

When a control signal ENN reaches a high level under the condition that bit lines (BL, BLZ) and the input terminals (SA, SAZ) of an amplifier circuit are connected by a CMOS switch circuit, the amplifier circuit starts amplifying the readout signal, and the amplified signal is stored.例文帳に追加

ビット線（ＢＬ，ＢＬＺ）と増幅回路の入力端子（ＳＡ，ＳＡＺ）とがＣＭＯＳスイッチ回路によって接続された状態で制御信号ＥＮＮがハイレベルになると、増幅回路において読み出し信号の増幅が開始されるとともに、その増幅された信号が保持される。 - 特許庁

To realize a multilevel voltage signal bus interface circuit, with which bus width (number of signal lines) is reduced by converting n-bit parallel data to the multilevel voltage signals of 2-squared stages and supplying them to a bus, with a simple configuration, and to surely switch inputting/outputting to the bus.例文帳に追加

ｎビットパラレルデータを２のｎ乗段階の多値電圧信号に変換してバスに供給することでバス幅（信号線数）を低減する多値電圧信号バスインタフェース回路を簡易な構成で実現するとともに、バスに対する入出力の切替を確実に行なえるようにする。 - 特許庁