BL-Cとは 意味・読み方・使い方

The coefficient determination unit 50 determines color reproduction coefficients (a_ij) and (c_ij) optimal for the light source 22 of the predetermined class on the basis of a distance ΔE={(Ll*-L2*)^2+(al*-a2*)^2+(bl*-b2*)^2}^1/2 corresponding to each of the color patches Pl.例文帳に追加

係数決定部５０は、各カラーパッチＰｌに対応する距離ΔＥ＝｛（Ｌｌ^*−Ｌ２^*）^２＋（ａｌ^*−ａ２^*）^２＋（ｂｌ^*−ｂ２^*）^２｝^１／２に基づいて所定の種別の光源２２に最適な色再現係数(a_ij)及び(c_ij)を決定する。 - 特許庁

The C component D is disposed between a first layer including the underbalanced transmission line UL and a second layer which is disposed opposite to the first layer through a dielectric layer and which contains the balanced transmission line BL.例文帳に追加

Ｃ成分Ｄは、前記不平衡伝送線路ＵＬを含む第１層と、前記第１層に誘電体層を介して対向配置されており、前記平衡伝送線路ＢＬを含む第２層との間に設けられている。 - 特許庁

A multifunction machine selects a compression method according to a sort of a copy command (S110 to S130) and sets the number SL of recording start lines to a value C_BL corresponding to the compression method (S140).例文帳に追加

複合機は、コピー指令の種類に応じて圧縮方式を選択し（Ｓ１１０〜Ｓ１３０）、記録開始ライン数ＳＬを、上記圧縮方式に対応した値Ｃ＿ＢＬに設定する（Ｓ１４０）。 - 特許庁

As a result, on each bit line BL, the accumulation charge of the capacitor C of a plurality of memory cells ML connected to the plurality of word lines WL regarding at least two activated data is connected each.例文帳に追加

これにより、各ビット線ＢＬ上で、それぞれ、活性化された２つ以上のデータに係る複数のワード線ＷＬに接続された複数のメモリセルＭＬのキャパシタＣの蓄積電荷が結合される。 - 特許庁

The memory block B is equipped with: multiple memory cells C provided in matrix configuration; multiple sub bit lines BL provided for each column; multiple word lines WL provided for each column and row, and common to the multiple memory blocks B; and a switch circuit SC for connecting a corresponding main bit line GL to any of the multiple sub bit lines BL.例文帳に追加

メモリブロックＢは、行列状に設けられた複数のメモリセルＣと、列ごとに設けられた複数の副ビット線ＢＬと、列及び行ごとに設けられ、複数のメモリブロックＢに共通である複数のワード線ＷＬと、対応する主ビット線ＧＬを複数の副ビット線ＢＬのいずれかに接続するスイッチ回路ＳＣとを備える。 - 特許庁

A semiconductor storage in provided with a write transistor Q1 connected to a write word line WWL and a bit lie BL, a read transistor Q1 connected between a read word line RWL and the bit line BL, while a gate is connected to the source of the write transistor Q1, and a capacitor C that is connected between the gate and drain of the read transistor Q2.例文帳に追加

メモリセルＭＣ内に、書き込みワード線ＷＷＬとビット線ＢＬに接続されている書き込みトランジスタＱ１と、ゲートが書き込みトランジスタＱ１のソースに接続され、読み出しワード線ＲＷＬとビット線ＢＬとの間に接続されている読み出しトランジスタＱ２と、読み出しトランジスタＱ２のゲートとドレイン間に接続されているキャパシタＣとを有する。 - 特許庁

In this semiconductor memory, the sense amplifier circuit amplifying a potential of bit lines BL, /BL in a memory cell array is constituted of a current mirror type amplifier(C-AMP) and a latch type amplifier(L-AMP) connected to the next stage of the sense amplifier.例文帳に追加

一方、ラッチ型センスアンプ回路は、高速で低消費電流であるという利点を有するものの、ビット線対の微小振幅をラッチ回路１段で増幅するため、プロセスばらつきによりセンスアンプ回路を構成するＭＯＳＦＥＴの特性がばらついたり内部ノードの寄生容量がアンバランスになると、安定した動作特性が得られ難いという問題点があった。 - 特許庁

One end in source and drain diffusion layers for a transistor Tr is connected to a bit line BL and the other end at one end of a ferroelectric capacitor C, and both a gate for the transistor Tr and the other end of the ferroelectric capacitor C are joined with a word line WL.例文帳に追加

強誘電体メモリのセルの構成として、強誘電体キャパシタの一端をワード線に接続することで、従来必要であったプレート線を排除し、ワード線及びビット線のみの制御で書き込み及び読み出しを可能とする。 - 特許庁