「CK3」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The PLL circuit 26 generates a clock CK3 based on a wobbling signal indicative of the address information of the DVD and a land prepit signal.例文帳に追加

ＰＬＬ回路２６は、ＤＶＤのアドレス情報を示すウォブル信号とランドプリピット信号とに基づいてクロックＣＫ３を生成する。 - 特許庁

A system clock signal CK1 is divided by a first counter 11 and a sampling clock signal CK3 at a prescribed frequency is generated.例文帳に追加

第１のカウンタ11はシステムクロック信号ＣＫ１を分周し所定周波数のサンプリングクロック信号ＣＫ３を出力する。 - 特許庁

The FF 103 has a clock terminal CK3, and fetches the clock signal in parallel to the clock terminal CK2 of the FF 102.例文帳に追加

また、ＦＦ１０３は、クロック端子ＣＫ３を有しており、ＦＦ１０２のクロック端子ＣＫ２と並列にクロック信号を取り込む。 - 特許庁

A horizontal synchronizing signal HD1 provided from a TS signal is applied to a multiplication circuit 20 and a multiplied clock CK3 is provided.例文帳に追加

ＴＳ信号から得た水平同期信号ＨＤ１は逓倍回路２０に与えて、逓倍したクロックＣＫ３を得る。 - 特許庁

A transmission controller 28 fetches D4 using CK3, and transmits the above ST with added stop mark thereafter.例文帳に追加

送信制御部２８でＣＫ３によりＤ４を取り込んで、この前に上記ＳＴを、後にストップマーク部を付加して送信する。 - 特許庁

When SP is set at the Lo level, CK3 is set at the Lo level, and CK1 is set at the H level, the potential of the signal output portion Out comes to be at the L level again.例文帳に追加

ＳＰがＬｏ、ＣＫ３がＬｏ、ＣＫ１がＨレベルになると、信号出力部Ｏｕｔの電位は再びＬレベルとなる。 - 特許庁

An input selection circuit 1 makes a selection as to whcih of input clocks CK1, CK2, CK3 received from an external device is to be given to an input frequency counter circuit 5 and a 1/N counter 2 on the basis of a selection signal G.例文帳に追加

入力選択回路1は、図示しない外部装置から入力される入力クロックCK1,入力クロックCK2及び入力クロックCK3のいずれを、入力周波数計数回路5及び1/Nカウンタ2へ出力するかの選択を選択信号Gに基づいて行う。 - 特許庁

The skew control circuit 10 includes a delay circuit 30 which outputs a clock delaying the clock CK1 as the clock CK2, and a delay control circuit 20 which receives a clock CK3, corresponding to any one of the multi-phase clocks and controls the delay time of the clock CK2, with respect to the clock CK1 so as to phase match those of the clocks CK1 and CK3.例文帳に追加

スキュー調整回路１０は、クロックＣＫ１を遅延させたクロックをクロックＣＫ２として出力する遅延回路３０と、多相クロックのいずれかに対応するクロックＣＫ３を受け、クロックＣＫ１とＣＫ３の位相が一致するように、クロックＣＫ１に対するクロックＣＫ２の遅延時間を調整する遅延調整回路２０を含む。 - 特許庁

At the timing of a succeeding clock CK3, the data RD3 stored in the work register are read out first and supplied to the data bus DX.例文帳に追加

そして次クロックＣＫ３のタイミングでは、先にＸ側読出用ワークレジスタに格納されたデータＲＤ３を読み出してデータバスＤＸに供給する。 - 特許庁

The multiplexer 32 supplies the clock CK1 to the 8-16 modulation circuit immediately before additional writing, and supplies the clock CK3 after the start of the additional writing.例文帳に追加

マルチプレクサ３２は、追記を行う直前まではクロックＣＫ１を８−１６変調回路３６に供給し、追記の開始後はクロックＣＫ３を供給する。 - 特許庁

A calculation setter 26 obtains an optimal baud rate corresponding to the size of a processing result data D4 in a data, and a generator 27 generates a CK3 corresponding to the optimal baud rate.例文帳に追加

演算設定部２６でデータ部の処理結果データＤ４のサイズに応じた最適ボーレートを求め、生成部２７で最適ボーレートに対応したＣＫ３を生成する。 - 特許庁

The transistors 12, 13 output a ground voltage and a power supply voltage from their common drain in accordance with the rising change of the clock CK1 and the falling change of the clock CK2 (signal CK3').例文帳に追加

トランジスタ１２，１３は、それぞれクロックＣＫ１の立ち上がり変化およびクロックＣＫ２の立ち下がり変化に応じて接地電圧および電源電圧を共通のドレインから出力する（信号ＣＫ３´）。 - 特許庁

In each signal holding block RSA (k), two clock pulses having different phases are selectively set from three-phase clock pulses CK1, CK2 and CK3 according to the sequence number k.例文帳に追加

また、各信号保持ブロックＲＳＡ（ｋ）には、当該順列番号ｋに応じて、３相のクロックパルスＣＫ１、ＣＫ２、ＣＫ３から、異なる位相を有する２つのクロックパルスが選択的に設定される。 - 特許庁

Since LO3=0, CO3=0 in a clock signal TCK3 in the figure (A), each waveform on the launch side and on the capture side of a clock signal CK3 is masked.例文帳に追加

（Ａ）のクロック信号ＴＣＫ３は、ＬＯ３＝０，ＣＯ３＝０であるため、クロック信号ＣＫ３のラウンチ側およびキャプチャ側の波形がマスクされる。 - 特許庁

To a FF group 16 as a tail in the hard macro 10A, a clock signal CK3 is given which advances over a clock signal CK2 to be given to a FF group 4 on an output side.例文帳に追加

また、ハードマクロ１０Ａ内の後尾のＦＦ群１６には、出力側のＦＦ群４に与えられるクロック信号ＣＫ２よりも進んだクロック信号ＣＫ３が与えられる。 - 特許庁

A frequency modulator 32 operates on the basis of a third clock CK3 having a third frequency f3 whose origin is the same as that of the second clock CK2, and performs frequency modulation on an output signal of a second digital computing unit.例文帳に追加

周波数変調器３２は、第２クロックＣＫ２と起源を同じくする第３周波数ｆ３の第３クロックＣＫ３にもとづいて動作し、第２デジタル演算部の出力信号に対して周波数変調を施す。 - 特許庁

The clock CK2 synchronized to the analog video signal and a horizontal synchronizing signal HD2 are stored on memories 21 and 22 at timing of the clock CK3 and a read control circuit 24 controls the read of the memory 12 corresponding to the outputs of the memories 21 and 22.例文帳に追加

アナログ映像信号に同期したクロックＣＫ２及び水平同期信号ＨＤ２はクロックＣＫ３タイミングでメモリ２１，２２に記憶し、読み出し制御回路２４は、メモリ２１，２２出力でメモリ１２の読出しを制御する。 - 特許庁

The memory 12 uses a read clock RCK and the clock CK3, and a video signal maintaining the phase relation of the video signal and the clock is read out of the memory 12.例文帳に追加

メモリ１２は読み出しクロックＲＣＫとしてクロックＣＫ３を用い、メモリ１２からは映像信号とクロックとの位相関係を維持した映像信号が読み出される。 - 特許庁

Respective output signals of the amplifiers As1 and Ad1 are alternately outputted according to a second clock signal CK2 while respective output signals of the amplifiers As2 and Ad2 are alternately outputted according to a third clock signal CK3.例文帳に追加

第２のクロック信号ＣＫ２に従ってセンスアンプＡｓ１とダミーアンプＡｄ１の各出力信号を交互に出力させ、第３のクロック信号ＣＫ３に従ってセンスアンプＡｓ２とダミーアンプＡｄ２の各出力信号を交互に出力させる。 - 特許庁

In a circuit system where circuits 11 and 12 operated at two clocks CK2 and CK3 having different frequencies with ensured phases are synchronized while ensuring setup at the period of the greatest common divisor of these clock periods, data transfer is generally performed between the circuits 11 and 12.例文帳に追加

位相の保証された周波数の異なる２つのクロックＣＫ２，ＣＫ３で動作する回路１１，１２間で、これらクロック周期の最大公約数の周期でセットアップを保証して同期をとっている回路システムにおいて、通常は、回路１１と回路１２との間でデータ転送を行う。 - 特許庁

Simultaneously, a CK3 line becomes the H level, the potential of the output unit is raised, the gate potential of the TFT 102 is raised to (VDD+ VthN) or more by the operation of a capacity 104, and hence the H level appearing at the output unit (Out) becomes equal to the VDD.例文帳に追加

同時にＣＫ３がＨレベルとなって信号出力部の電位は上昇し、同時に容量１０４の働きによってＴＦＴ１０２のゲートの電位が(ＶＤＤ＋ＶｔｈＮ)以上に上昇することによって信号出力部(Ｏｕｔ)に現れるＨレベルはＶＤＤに等しくなる。 - 特許庁

Simultaneously, a CK3 becomes the H level and the potential of the signal outputting unit becomes higher while the H level appeared to the signal outputting unit (Out) becomes equal to VDD by the potential of a gate of the TFT 102 rises more than a potential (VDD+VthN) by the work of a capacitance 104.例文帳に追加

同時にＣＫ３がＨレベルとなって信号出力部の電位は上昇し、同時に容量１０４の働きによってＴＦＴ１０２のゲートの電位が(ＶＤＤ＋ＶｔｈＮ)以上に上昇することによって信号出力部(Ｏｕｔ)に現れるＨレベルはＶＤＤに等しくなる。 - 特許庁

The shift registers 15, 17, 19 generate pulses E1, E2, E3 that rise in first trailing timing when the clocks CK1, CK2, CK3 fall within a pulse width of the unlock signal and give them to a charge pump and a low pass filter 9.例文帳に追加

シフトレジスタ１５，１７，１９は、アンロック信号のパルス幅内でクロックＣＫ１，ＣＫ２，ＣＫ３の立ち下がりがあれば最初の立ち下がりタイミングで立ち上がるパルスＥ１，Ｅ２，Ｅ３を生成し、チャージポンプおよびローパスフィルタ９に供給する。 - 特許庁

At the same time, CK3 is set at the H level to increase the potential of the signal output portion, and at the same time, the gate potential of the TFT 102 is increased to be greater than or equal to (VDD+VthN) by the operation of a capacitor 104, so that the H level of the signal output portion Out gets equal to the VDD.例文帳に追加

同時にＣＫ３がＨレベルとなって信号出力部の電位は上昇し、同時に容量１０４の働きによってＴＦＴ１０２のゲートの電位が(ＶＤＤ＋ＶｔｈＮ)以上に上昇することによって信号出力部Ｏｕｔに現れるＨレベルはＶＤＤに等しくなる。 - 特許庁

In a comparing unit 14, a count output S11 of the second counter 12 and a frame timing signal S12 of the timing signal generating unit 13 are compared in phase, and the reset timing of the counter 11 is controlled by a control signal S13 based on the phase compared result so that the signal CK3 is synchronized with the frame timing signal S12.例文帳に追加

比較部14は第２のカウンタ12よりのカウント出力Ｓ11とタイミング信号生成部13よりのフレームタイミング信号Ｓ12とを位相比較し、同位相比較結果に基づく制御信号Ｓ13で第１のカウンタ11のリセットタイミングを制御し、ＣＫ３をフレームタイミング信号Ｓ12に同期させる。 - 特許庁

In order to test a memory 105 operated by a first clock CK1, this circuit is provided with a first test pattern generation section 101 operated by a second clock CK2 to generate test data, and a second test pattern generation section 102 operated by a third clock CK3 which is the inverted clock of the second clock CK2 to generate test data.例文帳に追加

第１のクロックＣＫ１で動作するメモリ１０５をテストするために、第２のクロックＣＫ２で動作し、テストデータを生成する第１のテストパターン生成部１０１と、第２のクロックＣＫ２の反転クロックである第３のクロックＣＫ３で動作し、テストデータを生成する第２のテストパターン生成部１０２とを設ける。 - 特許庁

In a main control board 20, a delay signal transmission pattern 304 to transmit the delay signal b1 to the Schmidt trigger IC 302 is arranged in the proximity of a clock signal transmission pattern 305, and the delay signal b1 affected by a clock signal CK3 is supplied to the Schmidt trigger IC 302.例文帳に追加

主制御基板２０では、前記遅延信号ｂ１をシュミットトリガＩＣ３０２へ伝送する遅延信号伝送パターン３０４を前記クロック信号伝送パターン３０５に近接して配置し、前記クロック信号ＣＫ３の影響を受けた前記遅延信号ｂ１をシュミットトリガＩＣ３０２へ供給する。 - 特許庁