「CMIs」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To facilitate process for a gate electrode of a CMIS circuit, including a dual-gate electrode structure.例文帳に追加

デュアルゲート電極構造を有するＣＭＩＳ回路のゲート電極の加工を容易にする。 - 特許庁

To provide a semiconductor device suppressing the occurrence of a dislocation and the rise of a diffusion resistance in an edge of source/drain regions of CMIS.例文帳に追加

ＣＭＩＳのソース・ドレイン領域端部における転位の発生および拡散抵抗の上昇を防止する。 - 特許庁

To enhance the performance of a semiconductor device having a CMIS (Complementary Metal Insulator) FET and also to reduce the number of manufacturing steps.例文帳に追加

ＣＭＩＳＦＥＴを有する半導体装置の性能を向上させるとともに、製造工程数を低減する。 - 特許庁

To provide a semiconductor device having a CMIS transistor, capable of reducing both the threshold voltage of a p-channel transistor and an n-channel transistor.例文帳に追加

ｐチャネルトランジスタ及びｎチャネルトランジスタの閾値電圧を共に低減できるＣＭＩＳトランジスタを有する半導体装置を提供する。 - 特許庁

A test-performing and comparing part 23 repeats performing of a CMIS service via a test data transmission/reception part 22 according to a test procedure file 11.例文帳に追加

テスト実行比較部２３はテスト手順ファイル１１にしたがって、テストデータ送受信部２２を介してＣＭＩＳサービスを繰り返し実行させる。 - 特許庁

To realize a CMIS type semiconductor nonvolatile storage circuit by using only a fundamental structure circuit which is generally used in a logic LSI according to CMOS process.例文帳に追加

ＣＭＯＳプロセスによるロジックＬＳＩにおいて一般に用いられる基本的構成回路のみを用いてＣＭＩＳ型半導体不揮発記憶回路を実現する。 - 特許庁

To provide a CMIS device having a gate electrode in which gate depletion does not take place at low resistance, operation is stabilized at high temperatures and work function is controlled.例文帳に追加

低抵抗でゲート空乏化が起こらず、高温において安定であるとともに、仕事関数が制御されたゲート電極を有するＣＭＩＳデバイスを提供する。 - 特許庁

To improve performance characteristics of an n-channel field-effect transistor using a strained silicon technique without degrading performance characteristics of a p-channel field-effect transistor, in a CMIS device.例文帳に追加

ＣＭＩＳデバイスにおいて、ｐチャネル型電界効果トランジスタの動作特性を劣化させることなく、ひずみシリコン技術を用いたｎチャネル型電界トランジスタの動作特性を向上させる。 - 特許庁

A guard band (G1p), a guard band (G1n), and a guard band (G2) are respectively installed in the periphery of the intermediate withstand voltage pMIS (Q2p), the intermediate withstand voltage nMIS (Q2n), and the intermediate withstand voltage CMIS.例文帳に追加

中耐圧ｐＭＩＳ（Ｑ２ｐ）、中耐圧ｎＭＩＳ（Ｑ２ｎ）および中耐圧ＣＭＩＳの周囲には、それぞれガードバンド（Ｇ１ｐ）、ガードバンド（Ｇ１ｎ）およびガードバンド（Ｇ２）が設けられている。 - 特許庁

The thickness of the gate electrodes 4A, 4B of nMISQn and pMISQp, forming the CMIS circuit, is set almost equal to or a slightly larger than that of the semiconductor layer IC of the SOI substrate 1.例文帳に追加

そして、そのＣＭＩＳ回路を構成するｎＭＩＳＱｎおよびｐＭＩＳＱｐのゲート電極４Ａ，４Ｂの厚さを、ＳＯＩ基板１の半導体層１Ｃの厚さと同等または若干厚くした。 - 特許庁

An intermediate withstand voltage CMIS is configured of a 6V withstand voltage intermediate withstand voltage pMIS (Q2p) formed in an n-type well 5d and a 6 V withstand voltage intermediate withstand voltage nMIS (Q2n) formed in a p-type well 8.例文帳に追加

ｎ型ウエル５ｄに形成された６Ｖ耐圧の中耐圧ｐＭＩＳ（Ｑ２ｐ）と、ｐ型ウエル８に形成された６Ｖ耐圧の中耐圧ｎＭＩＳ（Ｑ２ｎ）とから中耐圧ＣＭＩＳが構成されている。 - 特許庁

To provide a method of manufacturing a CMIS transistor, capable of preventing composition of a silicide layer from varying on the PMIS transistor side and the NMIS transistor side, and also capable of preventing the gate shapes of the transistors from becoming unstable.例文帳に追加

本発明は、ＰＭＩＳトランジスタ側とＮＭＩＳトランジスタ側とでシリサイド層の組成のバラツキを防止でき、またトランジスタのゲート形状の不安定化を防止できる、ＣＭＩＳトランジスタの製造方法を提供する。 - 特許庁

In a CMIS element comprising an n-type MIS element and a p-type MIS element, in the n-type MIS element, a gate electrode 10 composed of a silicon nitride tantalic film is formed on a gate insulating film 9 composed of a hafnium aluminate film in the n-type MIS element.例文帳に追加

ｎ型ＭＩＳ素子とｐ型ＭＩＳ素子を備えるＣＭＩＳ素子において、ｎ型ＭＩＳ素子には、ハフニウムアルミネート膜よりなるゲート絶縁膜９上にケイ窒化タンタル膜よりなるゲート電極１０を形成する。 - 特許庁

The results of judgement of fuel property are referred at step 104 to clear a misfire counter Cmis and a flag Xlvg indicating that fuel property is that of heavy fuel at step 105 or step 106, if the results indicate that the fuel property is that of the heavy fuel.例文帳に追加

ステップ１０４にて燃料性状の判定結果を参照し、この結果が重質燃料であればステップ１０５乃至ステップ１０６にて失火カウンタＣｍｉｓと重質燃料であることを示すフラグＸｌｖｇをクリアする。 - 特許庁

To provide a semiconductor device for reducing the resistance of a gate electrode of gate wiring or the resistances of both of them, and for controlling a threshold voltage even in a CMIS circuit and to provide a method for manufacturing the semiconductor device.例文帳に追加

ゲート電極またはゲート配線あるいはその両方を低抵抗にすることができ、また、ＣＭＩＳ回路においても閾値電圧の制御が可能になる半導体装置及びその製造方法の提供を目的とするものである。 - 特許庁

To provide a semiconductor device that includes an Ni-FUSI/SiON or High-k gate insulating film structure that is easily manufactured and a CMIS having a low threshold voltage Vth, and to provide a manufacturing method for the semiconductor device.例文帳に追加

製造が容易なＮｉ−ＦＵＳＩ／ＳｉＯＮあるいはＨｉｇｈ−ｋゲート絶縁膜構造および低いしきい値電圧Ｖｔｈを有するＣＭＩＳを備えた半導体装置およびその製造方法を提供することを可能にする。 - 特許庁

The part 23 compares the reception data file 13 of an expected value, prepared by a transferring data generation part 21 with data to be received by new performance, with respect to the result of performance to individual CMIS services to automate verify the result of the test.例文帳に追加

テスト実行比較部２３は個々のＣＭＩＳサービスに対する実行結果に対して転送データ生成部２１で作成した期待値の受信データファイル１３と新たに実行して受信されるデータとを比較することによって、テスト結果の検証を自動化する。 - 特許庁

To provide a producing method for semiconductor device, with which HSG can be surely formed on a lower electrode inside a cylinder for capacitor, even in the case of a semiconductor device mixedly packaged with a CMIS logic circuit part and a DRAM part provided with a capacitor in a cylinder structure.例文帳に追加

ＣＭＯＳロジック回路部とシリンダー構造の容量素子を備えたＤＲＡＭ部が混載される半導体装置であっても、容量素子用のシリンダー内の下部電極上に確実にＨＳＧを形成することが可能な半導体装置の製造方法を提供する。 - 特許庁

When a source/drain regions 12, 14 are formed in CMIS, Argon is implanted into a P-type well layer 4 as a dislocation suppressive element and nitrogen is implanted into a N-type well layer 5 as the dislocation suppressive element, prior to the ion-implantation of impurities into a silicon substrate 1.例文帳に追加

ＣＭＩＳにおけるソース・ドレイン領域１２、１４の形成時、シリコン基板１に不純物をイオン注入する前に、Ｐウエル層４には転位抑制元素としてアルゴンを打ち込み、かつＮウエル層５には窒素を転位抑制元素として打ち込む。 - 特許庁

A CMIS device with an electrode having the optimum effective job function to enable a low threshold operation is actualized by forming levels within a gap through high-valent metal addition to an Hf (or Zr) oxide and changing the locations of the levels within the gap with nitrogen or fluorine or the like.例文帳に追加

Ｈｆ（或いはＺｒ）酸化物に高価数金属を添加することでギャップ内準位を作りだし、窒素あるいはフッ素などによりギャップ内準位の位置を変化させることで、最適な実効仕事関数を有する電極を備え、低閾値動作が可能なＣＭＩＳデバイスを実現した。 - 特許庁

As an embodiment of a CMOS or CMIS (Complementary Metal Insulator Semiconductor) type LSI, an effective gate length is made to be long by curving gate electrode shapes of both sides of a P-channel FET and an N-channel FET, constituting some logic gates, in a planar manner by using proximity effect.例文帳に追加

本願の一つの発明は、ＣＭＯＳまたはＣＭＩＳ型ＬＳＩにおいて、一部の論理ゲートを構成するＰチャネルＦＥＴおよびＮチャネルＦＥＴの両側のゲート電極形状を近接効果を利用して平面的に湾曲させることによって、実効的なゲート長を長くするものである。 - 特許庁

In a method of manufacturing a semiconductor device having a CMIS FET, a first metallic film made of a silicon film and a first metal is first subjected to heat treatment for reaction to thereby form a gate electrode 31b of a p-channel type MIS (Metal Insulator Semiconductor) FET made of metal silicide and a dummy gate electrode 32 of an n-channel type MIS FET.例文帳に追加

ＣＭＩＳＦＥＴを有する半導体装置を製造方法する際に、まず、シリコン膜と第１金属からなる第１金属膜を熱処理により反応させることで、金属シリサイドからなるｐチャネル型ＭＩＳＦＥＴのゲート電極３１ｂとｎチャネル型ＭＩＳＦＥＴのダミーゲート電極３２を形成する。 - 特許庁