「Clock Data Recovery」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

RECOVERY OF PHASE INTERPOLATION BASE CLOCK AND DATA IN DIFFERENTIAL QUADRATURE PHASE SHIFT KEYING例文帳に追加

差動４位相偏移変調の位相補間ベースのクロック及びデータの回復 - 特許庁

CHARGE PUMP CIRCUIT, CHARGE PUMP APPARATUS, PLL CIRCUIT, DLL CIRCUIT, AND CLOCK DATA RECOVERY SYSTEM例文帳に追加

チャージポンプ回路、チャージポンプ装置、ＰＬＬ回路、ＤＬＬ回路、クロックデータリカバリシステム - 特許庁

To provide a clock recovery circuit of a reception circuit for receiving multivalue data that suppresses occurrence of jitter.例文帳に追加

多値データを受信する受信回路のクロック再生回路のジッタを抑える。 - 特許庁

The system of this invention is provided with a clock extraction/data recovery circuit to recover the incorporated clock and data from the high-speed serial transmission data stream.例文帳に追加

組み込まれたクロック及びデータを高速シリアル伝送データストリームから回復するためにクロック抽出/データ回復回路が設けられる。 - 特許庁

A data processing unit 15 for a receiver of signals carrying information 1 includes a clock and data recovery circuit 16 on the basis of a data signal, and a processor circuit 17 connected to the clock and data recovery circuit.例文帳に追加

情報伝達信号１の受信機のためのデータ処理装置１５は、データ信号に基づくクロック／データ復元回路１６と、クロック／データ復元回路に接続するプロセッサ回路１７とを含む。 - 特許庁

To provide a bust-mode clock and data recovery circuit using phase selecting technology.例文帳に追加

位相選択法を利用するバーストモードクロックおよびデータ再生回路を提供する。 - 特許庁

CLOCK RECOVERY APPARATUS AND METHOD FOR ADJUSTING PHASE OFFSET BY DATA FREQUENCY例文帳に追加

データ周波数によって位相オフセットを調節するクロック復元装置及び方法 - 特許庁

To provide a clock identification recovery circuit and a clock identification recovery method that can establish synchronization in a short time after an input data signal is received and conduct proper clock identification recovery while dealing with the input data signal with jitter.例文帳に追加

入力データ信号が入力されてから短時間で同期が確立でき、ジッタを持った入力データ信号に対応して、適切なクロック識別再生を行うクロック識別再生回路及びクロック識別再生方法を提供する。 - 特許庁

To provide a clock data recovery circuit which operates as a clock having a quarter frequency of a data-rate of reception data and uses four phase interpolation units.例文帳に追加

受信データレートの４分の１の周波数を有するクロックとして動作しかつ、四つの位相補間器を用いるクロックデータ復元回路を提供する。 - 特許庁

HIGH-SPEED MIXED ANALOG/DIGITAL PRML DATA DETECTION, CLOCK RECOVERY APPARATUS, AND METHOD FOR DATA STORAGE例文帳に追加

データ格納のための高速混成アナログ／デジタルＰＲＭＬデータ検出及びクロック復元装置及び方法 - 特許庁

The data determination circuit receives the recovery locking signal as a clock signal, receives the input signal in response to the clock signal and outputs the input signal as the output data.例文帳に追加

データ決定回路は、前記クロック信号に応答して前記入力信号を受信して出力データとして出力する。 - 特許庁

To provide a clock and data recovery circuit operating at high speeds and having reduced phase errors.例文帳に追加

動作速度が速くて位相誤差の小さいクロック及びデータリカバリ回路を提供する。 - 特許庁

To decrease number of STC(system time clock) recovery circuits, when applying remultiplexing to a plurality of coded data.例文帳に追加

複数の符号化データを再多重する際のＳＴＣ再生回路を削減する。 - 特許庁

A clock data recovery circuit includes: a receiver circuit; a PLL circuit; and a pseudo lock detection circuit.例文帳に追加

クロックデータリカバリ回路は、レシーバ回路と、ＰＬＬ回路と、擬似ロック検出回路とを備える。 - 特許庁

To reduce the time required for detecting generation of a pseudo lock in clock data recovery.例文帳に追加

クロックデータリカバリにおいて擬似ロック発生の検出に要する時間を短縮すること。 - 特許庁

To improve the jitter resistance of a frequency tracking loop in a clock and data recovery circuit.例文帳に追加

クロックアンドデータリカバリ回路において、周波数追従ループのジッタ耐性を向上させる。 - 特許庁

To stabilize the jitter resistance of a frequency tracking loop in a clock and data recovery circuit.例文帳に追加

クロックアンドデータリカバリ回路において、周波数追従ループのジッタ耐性を安定させる。 - 特許庁

The clock and data recovery circuit includes: a sampler; a phase comparator; a loop filter; and a phase interpolator.例文帳に追加

クロック及びデータリカバリ回路はサンプラ、位相比較器、ループフィルタ及び位相補間器を含む。 - 特許庁

PHASE DETECTION CIRCUIT AND METHOD, AND CLOCK DATA RECOVERY CIRCUIT AND METHOD USING THE SAME例文帳に追加

位相検出回路及び方法と、これを用いたクロックデータ復元回路及び方法 - 特許庁

To provide a CDR (clock and data recovery) circuit for obtaining a clock of a stabled frequency as a clock for input data logic determination and reducing power consumption.例文帳に追加

入力データ論理判定用クロックとして、周波数の安定したクロックを得ることができ、しかも、消費電力を低減することができるＣＤＲ回路を提供する。 - 特許庁

The clock and data recovery circuit is clocked by a local clock signal and includes a numerical phase lock loop arranged.例文帳に追加

クロック／データ復元回路は、ローカルクロック信号によってクロックが供給され、配置される数値位相同期ループを含む。 - 特許庁

To provide a clock data recovery circuit which prevents the lowering of reception performance associated with the speeding up of serial data and the accuracy rate deterioration of the clock data recovery circuit caused by continuous identical code data reception, and is of low power consumption.例文帳に追加

シリアルデータの高速化にともなう受信性能の低下および連続同符合データ受信によるクロックデータリカバリー回路の精度低下を防止し、尚且つ消費電力の低いクロックデータリカバリー回路を提供する。 - 特許庁

A timing extraction is not carried out by a clock data recovery circuit independently in each parallel data channel, and a plurality of parallel data signals produced from the same clock source are subjected to a re-timing process by use of a frame synchronizing system on the basis of a single clock signal extracted by using the clock data recovery circuit from a data signal.例文帳に追加

並列データチャネル毎に独立にクロックデータリカバリー回路によるタイミング抽出を行わず、同一クロック源から生成される複数の並列データ信号を、データ信号からクロックデータリカバリー回路を用いて抽出した単一のクロック信号を基準に、フレーム同期方式を用いてリタイミング処理する。 - 特許庁

To provide a clock and data recovery (CRD) system and method that recovers timing information and data from a serial data stream.例文帳に追加

シリアルデータストリームからタイミング情報及びデータを回復させるクロック及びデータリカバリ（ＣＲＤ）システム及び方法を提供する。 - 特許庁

To provide a clock data recovery circuit the stability of which is enhanced without the need for externally receiving a high speed reference clock.例文帳に追加

外部から高速な参照クロックを入力することなく、回路の安定性が高められたクロック・データリカバリ回路を提供する。 - 特許庁

To provide high-speed mixed analog/digital PRML data detection, and to provide a clock recovery apparatus.例文帳に追加

高速混成アナログ/デジタルＰＲＭＬデータ検出及びクロック復元装置を提供すること。 - 特許庁

To provide a clock data recovery circuit which is provided on a programmable logic device or coupled to the programmable logic device.例文帳に追加

プログラマブルロジックデバイス上またはこれと結合して設けられるクロックデータリカバリ回路の提供 - 特許庁

The sampler samples serial data in response to a recovery clock signal to generate a serial sampling pulse.例文帳に追加

サンプラは復元クロック信号に応答してシリアルデータをサンプリングしてシリアルサンプリングパルスを生成する。 - 特許庁

To provide a clock data recovery circuitry provided on or associated with a programmable logic device circuitry.例文帳に追加

プログラマブルロジックデバイス上またはこれと結合して設けられるクロックデータリカバリ回路の提供 - 特許庁

To provide a clock data recovery circuit which is small in circuit scale, operates with small power consumption, and is superior in EMI characteristics.例文帳に追加

回路規模、消費電力が小さく、ＥＭＩ特性に優れるクロックデータリカバリ回路の提供。 - 特許庁

To provide clock data recovery circuitry provided on or associated with programmable logic device circuitry.例文帳に追加

プログラマブルロジックデバイス上またはこれと結合して設けられるクロックデータリカバリ回路を提供すること。 - 特許庁

To provide a clock data recovery circuit which prevents reduction in jitter tolerance due to frequency offset.例文帳に追加

周波数オフセットによるジッタ耐性の低下を防止するクロックデータリカバリー回路を提供する。 - 特許庁

To provide a clock data recovery circuitry which is provided on a programmable logic device or is coupled with the programmable logic device.例文帳に追加

プログラマブルロジックデバイス上またはこれと結合して設けられるクロックデータリカバリ回路の提供 - 特許庁

To improve follow-up capability of a clock/data recovery circuit with respect to low-frequency phase variation.例文帳に追加

低周波の位相変動に対するクロックデータリカバリ回路の追従性を向上させること。 - 特許庁

To provide a CDR (clock data recovery) circuit that is instantaneously synchronized with input data without control signal from MAC (media access control) and generates a reproduction clock with high frequency stability and low jitter.例文帳に追加

ＭＡＣからの制御信号なしでも瞬時に入力データとの同期を確立し、周波数安定度が高くジッタの少ない再生クロックを生成する。 - 特許庁

To provide a clock recovery circuit which is simple in its circuit configuration, and reproduces a clock immediately after data is received even at a high transmission rate of data.例文帳に追加

回路構成が簡単で、かつデータの伝送速度が高くてもデータ受信後直ちにクロックを再生することのできるクロックリカバリ回路を提供する。 - 特許庁

The receiving apparatus has a clock data recovery circuit 2 for generating an extracted clock CLK on the basis of reception data D1 and a gain setting section 3 for setting a gain parameter G1 of a filter circuit 11 in the clock data recovery circuit 2 in accordance with the jitter amount of the reception data D1.例文帳に追加

受信装置は、受信データＤ１に基づいて抽出クロックＣＬＫを生成するクロックデータリカバリ回路２と、受信データＤ１のジッタ量に応じて、上記クロックデータリカバリ回路２内のフィルタ回路１１のゲインパラメータＧ１を設定するゲイン設定部３とを有する。 - 特許庁

The circuit for measuring an eye size generates first sampled data by applying first sampling to received data with recovered clock signals recovered from the received data by a clock data recovery circuit (CDR) and generates second sampled data by applying second sampling to the received data with shifted clock signals, resulting from shifting the recovered clock signals recovered from the received data within a prescribed phase range.例文帳に追加

アイサイズ測定回路は、クロックデータ復元回路（ＣＤＲ）によって受信データから復元されたクロック信号で受信データを第１サンプリングして、第１サンプルデータを生成し、復元されたクロック信号を所定位相範囲内でシフトさせたシフトクロックで受信データを第２サンプリングして第２サンプルデータを生成する。 - 特許庁

To provide a clock data recovery circuit the stability of which is enhanced without the need for externally receiving a high speed reference clock.例文帳に追加

外部から参照クロックを入力することなく、動作の安定化が図られたクロック・データリカバリ回路を提供することを目的とする。 - 特許庁

The clock data recovery circuit is composed of the clock extracting means, the re-timing clock generating means, the first phase adjusting means, and a first-in first-out memory means 13.例文帳に追加

前記クロック抽出手段、リタイミング用クロック生成手段及び第１位相調整手段並びに先入れ先出しメモリ手段１３とでクロックデータリカバリー回路を構成する。 - 特許庁

To provide a data recovery circuit having a sampling frequency less than a data clock frequency.例文帳に追加

本発明は、データクロック周波数より低いサンプリング周波数を有するデータリカバリ回路を提供することを主要な目的とする - 特許庁

In a data recovery circuit, a phase-locked loop (PLL) circuit is used for providing a plurality of fixed clock signals, each of which has a clock phase.例文帳に追加

当該データ再生回路では、位相ロックループ（ＰＬＬ）回路を用いて、各々がクロック位相を有する複数の固定クロック信号を供給する。 - 特許庁

The clock data recovery circuit 22 fetches the serial transmission data SO with one of the clocks from a PLL circuit 21 for reception and generates parallel data Recovered Data using a deserializer 23.例文帳に追加

クロック・データリカバリ回路２２では、そのシリアル送信データＳＯを、受信用ＰＬＬ回路２１からのいずれかのクロックで取り込み、デシリアライザ２３でパラレルデータＲｅｃｏｖｅｒｅｄＤａｔａを生成する。 - 特許庁

The jitter and power consumption of the optical receiver are improved by using a clock data recovery block (27) in the optical receiver.例文帳に追加

クロック・データ・リカバリブロック(27)を用いて光受信器のジッタおよび電力消費を改善する光受信器。 - 特許庁

To provide a method and device for maintaining the frequency of a clock/data recovery circuit during the low power mode of a transmitter.例文帳に追加

送信機が低電力モード中にクロック／データ・リカバリ回路周波数を維持するための方法および装置。 - 特許庁