「Clock Data Recovery」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

In addition, the data signal with high speed bit rate in the Gbps class can be handled by providing the phase comparators 500, 600 as the clock recovery circuit.例文帳に追加

また、クロックリカバリ回路として、位相比較器５００、６００を備えることにより、Ｇｂｐｓ級の高速ビットレートのデータ信号を扱うことができるようになる。 - 特許庁

PSEUDO LOCK DETECTION CIRCUIT AND METHOD, PLL CIRCUIT AND CLOCK DATA RECOVERY METHOD, COMMUNICATION APPARATUS AND METHOD, AND OPTICAL DISK REPRODUCING APPARATUS AND METHOD例文帳に追加

擬似ロック検出回路および擬似ロック検出方法、ＰＬＬ回路およびクロックデータリカバリ方法、通信装置および通信方法、並びに、光ディスク再生装置および光ディスク再生方法 - 特許庁

The method, algorithm, software, architecture, circuit and/or system for detecting an idle state and maintaining a clock/data recovery circuit (CDR) are indicated.例文帳に追加

アイドル状態を検出しクロック／データ・リカバリ回路を維持するための方法、アルゴリズム、ソフトウェア、アーキテクチャ、回路、および・あるいはシステムが開示される。 - 特許庁

A clock data recovery (CDR) circuit 40 comprises a phase detector 1, a serial/parallel converter 2, a digital filter 3, a phase controller 4, a phase interpolator 5, an integrator 6, a multiplexer 7, and a multiplexer 8.例文帳に追加

ＣＤＲ回路４０には、位相検出器１、シリアル−パラレル変換器２、デジタルフィルタ３、位相制御器４、位相補間器５、積分器６、マルチプレクサ７、及びマルチプレクサ８が設けられる。 - 特許庁

A CDR system (100) has a sampling circuit (105) generating a clock/data signal that is in a recovery state, and an interleaving feedback network (110).例文帳に追加

ＣＤＲシステム（100）は回復状態のクロック／データ信号を生じさせるサンプリング回路（105）及びインタリービングフィードバックネットワーク（110）を有する。 - 特許庁

The embodiment of this invention is provided with reliability with respect to the clock data recovery circuit capable of being operated by the transmitter having the low power mode whereby an approach to a simplified design can be provided advantageously.例文帳に追加

本発明の実施形態は低電力モードの送信機で動作し得るクロック・データ・リカバリ（ＣＤＲ）回路に対する信頼性があり簡素化された設計のアプローチを有利に提供することができる。 - 特許庁

Even when the optical network unit exists in a voiceless section that allows no transmission of the packet data, the optical line terminal can ensure recovery of the clock.例文帳に追加

光ネットワークユニットがパケットデータを送信しない無音区間であっても、本発明で提案された光回線端末は確実にクロックを復旧することができる。 - 特許庁

A programmable logic device ("PLD") is augmented with programmable clock data recovery ("CDR") circuitry to allow the PLD to communicate via any one of a large number of CDR signaling protocols.例文帳に追加

プログラマブルロジックデバイス（“ＰＬＤ”）が多数のＣＤＲシグナリングプロトコルのうちの任意のものによって交信することを可能にするため、このＰＬＤにプログラマブルクロックデータ復元（“ＣＤＲ”）回路を装備する。 - 特許庁

Upon receiving a print command, a recovery operating selecting means 55 selects the operation mode for recovering the function of a recording head based on the clock data of each timer 57, 58, 59.例文帳に追加

印刷指令が入力されると、回復動作選定手段５５は各タイマー５７，５８，５９の計時データに基づいて、記録ヘッドの機能回復動作のモードを選定する。 - 特許庁

To provide a lost synchronization preventing method and device for preventing a defect in a clock data recovery (CDR) circuit from hindering synchronization between connection nodes and for preventing connection failures.例文帳に追加

ＣＤＲ回路側の原因による接続ノード間の同期化の非成立を抑制し、接続失敗を抑制することができる同期損失防止方法及び同期損失防止装置を提供する。 - 特許庁

To allow an original serial data signal to be correctly received based on a parallel data signal and a recovery clock signal outputted from SERDES in the case where the SERDES receives the serial data signal containing jitter by oversampling operation.例文帳に追加

ＳＥＲＤＥＳがジッタを含むシリアルデータ信号をオーバーサンプリング動作によって受信した場合に、ＳＥＲＤＥＳから出力されたパラレルデータ信号およびリカバリクロック信号に基づいて、もとのシリアルデータ信号を正しく受信できるようにすること。 - 特許庁

An adaptive equalizer for use in a serial communication link uses timing information, generated by the phase detector of a clock and data recovery circuit of the serial communication link and a frequency pattern of the recovered data, to decide whether the data received in the serial communication link are over-equalized or under-equalized.例文帳に追加

シリアル通信リンクに使用する適応等化器システムは、そのリンクのクロック・データ再生回路の位相検出器及び再生データの周波パターンで生成されるタイミング情報を使用し、シリアル通信リンクで受信するデータが、過剰等化又は過少等化であるかを判断する。 - 特許庁

To provide a clock data recovery circuit in which jitter characteristics in synchronization can be enhanced and a frequency of a clock generated by a voltage controlled oscillator can be set lower than a data transfer rate by suppressing to zero currents that flow to a phase comparator, a frequency comparator and a charge pump when a PLL for data extraction is synchronized.例文帳に追加

データ抽出用のＰＬＬが同期したときに位相比較器、周波数比較器及びチャージポンプに流れる電流をそれぞれゼロに抑え、同期時のジッタ特性を改善することができ、電圧制御発振器が生成するクロックの周波数をデータ転送レートよりも低く設定できるクロックデータリカバリ回路を得る。 - 特許庁

The optical disk recording device having the main board 112 and the pickup 113 is provided with a clock recovery circuit 102 generating a recording clock 108 from modulation data 107 transferred to the pickup 113 from the main board 112, and a write-strategy 103 generating recording timing 109 from the modulation data 107 and the recording clock 108, and skew between modulation data and a frequency divided recording clock is not present any more.例文帳に追加

メイン基板１１２とピックアップ１１３とを有する光ディスク記録装置において、前記メイン基板１１２から前記ピックアップ１１３に転送される変調データ１０７から記録クロック１０８を生成するクロックリカバリ回路１０２と、前記変調データ１０７と前記記録クロック１０８とから記録タイミング１０９を生成するライトストラテジ１０３とを備え、変調データと分周記録クロックとの間のスキューがなくなるようにした。 - 特許庁

The invention provides a data modulation method applicable to make data streams tend to have desired properties, useful for clock recovery, making signals more distinguishable, or enforcing run-length conditions.例文帳に追加

本発明は、データストリームがクロック回復のために有用であり、信号をより区別可能なものとさせ、又はランレングス条件を実行する等の所望の特性をデータストリームが有する傾向とさせるために適用可能なデータ変調方法を提供している。 - 特許庁

To provide a clock/data recovery circuit provided with both circuits of a circuit for rough adjustment and a circuit for fine adjustment and with possibilities to reduce probability of failing in corresponding a frequency of an output signal of a VCO to a frequency of an input data and to improve its reliability.例文帳に追加

本発明は、粗調整用の回路と微調整用の回路との双方の回路を備えたクロック・データリカバリ回路に関し、ＶＣＯの出力信号の周波数を入力データの周波数に一致させるのに失敗する可能性を低減し、信頼性を向上させる。 - 特許庁

A clock recovery apparatus 1 for generating a recovered clock CK1 for data reception from received data D1 includes: an oscillator 21 which generates a first signal S1 having a predetermined frequency and synchronized with the received data; and an oscillator 22 which is connected in series to the oscillator 21 and generates a signal S1 having a predetermined frequency and synchronized with the signal S1 as the recovered clock CK1.例文帳に追加

クロック再生装置１は、受信データＤ１からデータ受信用の再生クロックＣＫ１を得るものであって、受信データＤ１のレベルが所定のレベルである場合に、受信データＤ１に同期した所定周波数の信号Ｓ１を出力する発振器２１と、発振器２１に直列に接続され、信号Ｓ１のレベルが所定のレベルである場合に、信号Ｓ１に同期した所定周波数の信号Ｓ１を再生クロックＣＫ１として出力する発振器２２とを備える。 - 特許庁

To provide a clock data recovery control circuit capable of more simply applying control of a frequency comparison operation and a phase comparison operation to even a high speed serial interface and including a frequency detection circuit for accurately detecting a frequency.例文帳に追加

高速なシリアルインターフェースに対しても、周波数比較動作と位相比較動作の制御をより簡単に行うクロックデータリカバリ制御回路であって、周波数検知を正確に行う周波数検知回路を備えるクロックデータリカバリ制御回路を、提供する。 - 特許庁

To provide a multi-rate compatible clock data recovery (CDR) circuit which requires one CDR circuit for a dual-rate PON system and includes an interface connected with a higher layer in a system that uses different bit rates.例文帳に追加

デュアルレートＰＯＮシステムにおけるクロック・データリカバリ回路を１つのクロック・データリカバリ回路の構成で実現し、かつ、双方のビットレートのシステムにおける上位層との接続インターフェースを備えたマルチレート対応のクロック・データリカバリ回路を提供する。 - 特許庁

A pulsewidth shaping circuit 102 of a clock/data recovery circuit 1 generates second multi-phase clocks CLK0-CLK9 of which the duty ratio is about 5-α:5+α in response to first multi-phase clocks CLK'0-CLK'9 of which the duty ratio is about 5:5 during high and low periods.例文帳に追加

クロックデータリカバリ回路１のパルス幅整形回路１０２はハイとローの期間のデューティ比が略５：５の第１多相クロックＣＬＫ’０〜９に応答して、デューティ比が略５−α：５＋αの第２多相クロックＣＬＫ０〜９を生成する。 - 特許庁

To provide a transmission method that reduces the effect of crosstalk jitter to the utmost in a transmission channel where crosstalk is prone to take place so as to reduce signal transition and margin of a sampling point resulting in suppressing the cost of a CDR(Clock Data Recovery) circuit.例文帳に追加

クロストークの起こりやすい伝送路におけるクロストークジッタの影響をできるだけ小さくすることで、信号の遷移とサンプリング点のマージンを少なくし、その結果、ＣＤＲ回路の価格を抑えることができるような伝送方法を提供する。 - 特許庁

This optical receiver is provided with a pulse generating circuit, which generates a pulse signal in timing required to take synchronization locking, in the case of detecting an optical signal and superimposing the pulse signal onto a control voltage received by a VCO in the data/clock recovery section can extend the pull-in range.例文帳に追加

パルス発生回路を具備し、光信号検出時等の同期引込みが必要なタイミングにこのパルス発生回路からパルス信号を発生させ、このパルス信号をデータ／クロック再生部内のＶＣＯに入力される制御電圧に重畳させることでプルインレンジを広げるようにした。 - 特許庁

To provide a clock data recovery (CDR) IC that can adjust a jitter transmission band at a DC test for an IC without the need for employing an expensive measurement device such as a pulse pattern generator and a jitter analyzer, and to provide its jitter transmission band adjustment method.例文帳に追加

パルスパターン発生器やジッタアナライザのような高価な測定器を用いず、しかもＩＣのＤＣテスト時でのジッタ伝達帯域調整が可能なＣＤＲ ＩＣおよびそのジッタ伝達帯域調整方法を提供することにある。 - 特許庁

To improve accuracy of measuring a cycle of a wobble signal by shortening a necessary recovery time at the time of re-synchronizing a reproduction clock with the reproduction data of a disk recorded by a phase modulated wobble system in a PLL circuit of an information recording and reproducing device.例文帳に追加

情報記録再生装置のＰＬＬ回路において、位相変調ウォブル方式で記録されたディスクの再生データに再生クロックを再同期させるときの回復に要する時間を短かくし、ウォブル信号の周期の測定精度を向上させる。 - 特許庁

A frequency recovery system synchronizes a data stream received, contains a first timing signal generator which receives the data stream, extracts timing information included in the data stream, and is structured for outputting a first timing signal based on the extracted timing information; a clock source for providing a second timing signal; and a data module for receiving the data stream to output the data stream at a requested speed.例文帳に追加

本発明による受信されたデータストリームを同期するための周波数回復システムは、データストリームを受信し、データストリーム内に含まれるタイミング情報を抽出し、抽出されたタイミング情報に基づいて第１のタイミング信号を出力するために構成された第１のタイミング信号発生器、第２のタイミング信号を提供するためのクロックソース、および、データストリームを受信し、そのデータストリームを要望される速度にて出力するためのデータモジュールを含む。 - 特許庁

Then the light is transmitted to the free space, a demultiplexer reception section 111 demultiplexes the received signal, a photoelectric conversion section 112 decodes the signal into the data signal and the strobe so as to facilitate clock recovery.例文帳に追加

ＩＥＥＥ１３９４のデータ信号とストローブ信号とを、それぞれ発光素子１０４により光信号に変換し、偏向部１０５により直交偏向し、レンズ１０６により多重化し、空間に送出し、分離受信部１１１により分離し、光／電気変換部１１２によりデータ信号とストローブ信号に復号し、クロック再生を容易化する。 - 特許庁

To provide a clock data recovery circuit wherein a gain of a voltage-controlled oscillator at phase comparison can be designed small by always carrying out the phase comparison and frequency comparison in parallel, a fast response of a PLL for phase synchronization can be designed, and voltage adjustment at a frequency comparator side can cope with even a case of occurrence of external temperature variations and power supply voltage fluctuations.例文帳に追加

周波数比較と位相比較を常時並行して行い、位相比較時の電圧制御発振器のゲインを小さく設計できると共に、位相同期のためのＰＬＬの応答性も速く設計することができ、外部の温度変動や電源電圧変動が起こった場合でも周波数比較側の電圧調整で対応できるクロックデータリカバリ回路を得る。 - 特許庁

Through the clock cannot be stopped for holding these stored contents in conventional devices, the data used also after recovery from the sleep mode such as the TOC are transferred in this device from the buffer RAM 7 to the SRAM 16 mounted on a digital signal processing part 5 through a microcomputer interface 33 and a memory control part 31, and backed up.例文帳に追加

従来この記憶内容を保持するためにクロックを停止する事が出来なかったが、ＴＯＣのような、スリープモードから復帰したあとも使用するデータは、バッファＲＡＭ７からマイコンインターフェイス３３、メモリ制御部３１を介してデジタル信号処理部５に搭載されたＳＲＡＭ１６に転送され、バックアップされる。 - 特許庁