「Clock Data Recovery」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

A logic level detection section 13 and a duty adjustment section 20 are provided between a photoelectric conversion section 11 and a data / clock recovery section 14.例文帳に追加

光／電気変換部１１およびデータ／クロック再生部１４の間に論理レベル検出部１３およびデューティ調整部２０を設ける。 - 特許庁

A signal is taken out from the rear stage of a dual pin photodiode of one branch in the group 1 and the front stage of CDR (Clock Data Recovery).例文帳に追加

グループ１内の一方のブランチのデュアルピンフォトダイオード後であって、ＣＤＲより前段から信号を取り出す。 - 特許庁

To provide a clock data recovery circuitry which is provided on a programmable logic device or is coupled with the programmable logic device.例文帳に追加

プログラマブルロジックデバイス上またはこれと結合して設けられるクロックデータリカバリ回路の提供 - 特許庁

To provide a method and device for maintaining the frequency of a clock/data recovery circuit during the low power mode of a transmitter.例文帳に追加

送信機が低電力モード中にクロック／データ・リカバリ回路周波数を維持するための方法および装置。 - 特許庁

The clock data recovery circuit includes a loop for the frequency comparison and a loop for the phase comparison, and the loops are switched between the frequency locking and the phase comparison.例文帳に追加

周波数比較用のループと位相比較用のループが存在し、周波数引き込み時と位相比較時で切り替えを行う。 - 特許庁

The circuit for measuring an eye size generates first sampled data by applying first sampling to received data with recovered clock signals recovered from the received data by a clock data recovery circuit (CDR) and generates second sampled data by applying second sampling to the received data with shifted clock signals, resulting from shifting the recovered clock signals recovered from the received data within a prescribed phase range.例文帳に追加

アイサイズ測定回路は、クロックデータ復元回路（ＣＤＲ）によって受信データから復元されたクロック信号で受信データを第１サンプリングして、第１サンプルデータを生成し、復元されたクロック信号を所定位相範囲内でシフトさせたシフトクロックで受信データを第２サンプリングして第２サンプルデータを生成する。 - 特許庁

To provide a clock signal recovery circuit that enables synchronization discrimination section to prevent wrong synchronization discrimination due to a noise, so as to prevent operation in following to the noise and attain initial acquisition in a short time when no input data being received data are lost in a PLL for clock recovery.例文帳に追加

クロック再生のためのＰＬＬで、受信データである入力データがなくなった場合に、同期判定部において雑音による誤った同期判定を防止し、雑音に追従して動作することを防止すると共に、短時間で初期捕捉を可能とする。 - 特許庁

A clock signal generating circuit is designed to generate at least a pair of clock signal groups including a first clock signal group and a second clock signal group respectively having phases different from each other so as to be alternatively used in a data recovery circuit.例文帳に追加

クロック信号発生回路は、データ復元回路で択一的な使用のために相異なる位相を有する第１クロック信号グループと第２クロック信号グループとを含む少なくとも二つのクロック信号グループを発生する。 - 特許庁

The clock data recovery circuit has a SerDes circuit 101 for receiving a serial data and a reference SerDes circuit 102 for receiving a parallel running clock signal, wherein the SerDes circuit 101 carries out serial-parallel conversion of the serial data received by a regenerated clock which is phase-controlled using a phase control signal P_CS generated by the reference SerDes circuit 102.例文帳に追加

シリアルデータを受信するSerDes回路101と、並走クロック信号を受信する参照SerDes回路102とを有し、SerDes回路101は、参照SerDes回路102の生成した位相制御信号P_CSを用いて位相制御された再生クロックにより受信したシリアルデータの直列並列変換を行う。 - 特許庁

In the case of measuring jitter tolerance, the data selector 19 gives the output data DOUT[0:9] and the clock selector 20 gives the recovery clock RCLK to the parallel serial conversion circuit 15.例文帳に追加

ジッタトレランスを測定する場合には、パラレルシリアル変換回路１５には、データセレクタ１９から出力データＤＯＵＴ［０：９］が入力され且つクロックセレクタ２０からリカバリクロックＲＣＬＫが入力される。 - 特許庁

To provide a clock recovery circuit which is simple in its circuit configuration, and reproduces a clock immediately after data is received even at a high transmission rate of data.例文帳に追加

回路構成が簡単で、かつデータの伝送速度が高くてもデータ受信後直ちにクロックを再生することのできるクロックリカバリ回路を提供する。 - 特許庁

A clock recovery unit(CRU) 15 recovers a clock(CK) synchronized with the data signal, which is supplied from the receiver 10 in the transmission period and is based on the adjusted transition characteristic, from the data signal.例文帳に追加

クロックリカバリユニット（ＣＲＵ）１５は、レシーバ１０から伝送期間に供給された、調整済みの遷移特性に基づくデータ信号に同期したクロック（ＣＫ）を当該データ信号から再生する。 - 特許庁

Using a digital lock loop (DLL), an edge detector, and a digital comparator, a data signal is made to lock a DLL clock signal, and all circuit elements are formed from a digital circuit, thereby achieving a clock data recovery (CDR).例文帳に追加

デジタルロックループ（ＤＬＬ）、エッジ検出器、デジタルコンパレータ等を用いて、データ信号にＤＬＬクロック信号をロックさせ、全ての回路要素をデジタル回路で構成し、クロックデータリカバリ（ＣＤＲ）を実現する。 - 特許庁

To provide a CDR (clock data recovery) circuit that is instantaneously synchronized with input data without control signal from MAC (media access control) and generates a reproduction clock with high frequency stability and low jitter.例文帳に追加

ＭＡＣからの制御信号なしでも瞬時に入力データとの同期を確立し、周波数安定度が高くジッタの少ない再生クロックを生成する。 - 特許庁

The recovery device and its recovery method according to the present invention can generate the sampling clock so that a plurality of edges of the sampling clocks exist in the eye opening area of the serial data, and can reduce the error generation within the data recovery time.例文帳に追加

本発明によるデータ復元装置及びその復元方法は、直列データのアイオープン領域内でサンプリングクロック信号のエッジが複数存在するようにサンプリングクロック信号を発生し、データ復元時にエラー発生を減少させうる。 - 特許庁

This semiconductor device 10 is equipped with the CDR (Clock Data Recovery) circuit 16 which performs clock data recovery for serial data 4 input in synchronization with a spectrum spread clock, and a frequency follow-up control circuit 15 for controlling a frequency band width which can be followed up in the CDR circuit.例文帳に追加

本発明による半導体装置１０は、スペクトラム拡散クロックに同期して入力されるシリアルデータ４に対しクロックデータリカバリを実行するＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路１６と、ＣＤＲ回路において追従可能な周波数帯域幅を制御する周波数追従制御回路１５とを具備する。 - 特許庁

The clock data recovery device 1 recovers clock signals and data based on inputted digital signals, and has an equalizer 10, a sampler 20, a clock generator 30, an equalizer controller 40 and a phase monitor 50.例文帳に追加

クロックデータ復元装置１は、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、イコライザ部１０，サンプラ部２０，クロック生成部３０，イコライザ制御部４０および位相モニタ部５０を備える。 - 特許庁

To provide a control voltage recovery circuit being an auxiliary circuit for quickly attaining convergence only by a phase detector in a clock data recovery circuit using a broadband voltage controlled oscillator.例文帳に追加

広帯域電圧制御発振器を用いたクロック・データ復元回路において、位相検出器のみで速く収束させるための補助回路である制御電圧リカバリ回路を実現する。 - 特許庁

To provide a data recovery method and data recovery circuit in which data is accurately restored using an independent clock at or below clock frequency of the input data, without allowing clocks contained in inputted data to be recovered, under less influence of jitter even if jitter is contained in the input data.例文帳に追加

入力されたデータに含まれるクロックを復元することなく、そのクロックよりも周波数が同等以下の、独立したクロックでデータを正確に復元することが可能で、たとえ入力されたデータにジッタが生じても、そのジッタによる影響を受けることが少ないデータリカバリ方法およびデータリカバリ回路。 - 特許庁

In a data recovery circuit, a phase-locked loop (PLL) circuit is used for providing a plurality of fixed clock signals, each of which has a clock phase.例文帳に追加

当該データ再生回路では、位相ロックループ（ＰＬＬ）回路を用いて、各々がクロック位相を有する複数の固定クロック信号を供給する。 - 特許庁

METHOD OF MAINTAINING FREQUENCY OF CLOCK DATA RECOVERY CIRCUIT, MEDIUM OR WAVEFORM COMPRISING SET OF ORDER CAPABLE OF BEING READ BY COMPUTER COPING WITH EXECUTION OF THE METHOD AND CLOCK CONTROL CIRCUIT例文帳に追加

クロック・データ・リカバリ回路の周波数を維持する方法、前記方法を実施するように適合されたコンピュータ読み取り可能な命令の組を含む媒体または波形、およびクロック制御回路 - 特許庁

A clock data recovery circuit 5 generates a sampling clock signal of an optimum phase, corresponding to the output signal 7 of the converter 4, and supplies it to the converter 4.例文帳に追加

クロックデータリカバリ回路５は、変換器４の出力信号７に応じた最適な位相のサンプリングクロック信号を生成して変換器４に供給する。 - 特許庁

To provide a clock data recovery circuit which is easy to analyze a logical system, and regenerates a clock signal which is small in jitters and is stable.例文帳に追加

論理的なシステムの解析が容易であり、かつジッタの少ない安定したクロック信号を再生することができるクロック・データ・リカバリ回路を提供する。 - 特許庁

To provide a clock recovery circuit that can recover the source clock of transmission data with high accuracy, even when a transmitter side and a receiver side receive different network clocks.例文帳に追加

送受信側で供給される網クロックが異なる場合でも、送信データのソースクロックが高精度で再生可能なクロック再生回路を提供する。 - 特許庁

To provide a technology for generating a restoring clock signal using a multi-mode clock data recovery (CDR) circuit meeting requirements of flexible ranged operating frequency F and continuous identical codes CID.例文帳に追加

柔軟なレンジの動作周波数Ｆならびに連続同一符号ＣＩＤ要件に対応するマルチモードクロックデータリカバリ（ＣＤＲ）回路を使用して復元クロック信号を生成するための技術を提供する。 - 特許庁

The optical signal quality monitor apparatus includes a optical coupler 100, a photo detector 120 for converting the optical signal into an electrical signal, a clock decision recovery unit 140 for detecting a clock from the electrical signal and recovering data, and a monitoring unit 160.例文帳に追加

光信号品質監視装置は、光カプラ１００、光信号を電気変換する光検出部１２０、該電気信号からクロックを検出してデータを復元するクロック決定復元部１４０、及び監視部１６０を有する。 - 特許庁

The clock data recovery circuit 22 fetches the serial transmission data SO with one of the clocks from a PLL circuit 21 for reception and generates parallel data Recovered Data using a deserializer 23.例文帳に追加

クロック・データリカバリ回路２２では、そのシリアル送信データＳＯを、受信用ＰＬＬ回路２１からのいずれかのクロックで取り込み、デシリアライザ２３でパラレルデータＲｅｃｏｖｅｒｅｄＤａｔａを生成する。 - 特許庁

To provide a synchronous oscillator, clock recovery apparatus, clock distribution circuit and multi-mode injection circuit capable of correctly executing edge detection even when edge positions of clock signals or reception data signals are fluctuated, thereby achieving increased transfer rates and low power consumption.例文帳に追加

クロック信号や受信データ信号のエッジ位置変動が生じたとしても的確にエッジ検出を行え、転送レートの高速化および低消費電力化を実現することが可能な同期発振器、クロック再生装置、クロック分配回路、およびマルチモード注入回路を提供する。 - 特許庁

A test controller 13 outputs pseudo-random data to a PLL circuit 12 for transmission, which generates a clock including random jitters, and a serializer 11 converts parallel transmission data Transmit Data into serial transmission data SO, by using the clock, and inputs the serial transmission data to a clock data recovery circuit 22 via a serial loop-back circuit 30 and a multiplexer 24.例文帳に追加

テストコントローラ１３から擬似ランダムデータを送信用ＰＬＬ回路１２に出力して、送信用ＰＬＬ回路１２でランダムなジッタを含んだクロックを生成し、シリアライザ１１でこのクロックを用いてパラレルの送信データＴｒａｎｓｍｉｔＤａｔａをシリアル送信データＳＯに変換し、シリアルループバック回路３０およびマルチプレクサ２４を経由してクロック・データリカバリ回路２２に入力する。 - 特許庁

A data recovery circuit is designed to recover data from serial data by performing an oversampling of the serial data after using any one of at least the pair of clock signal groups selected based on the number of rising edges of a sampling clock of the selected clock signal group existing in an eye opening area of the serial data.例文帳に追加

データ復元回路は、直列データのアイオープン領域内に存在する選択されたクロック信号グループのサンプリングクロック信号の上昇エッジの数に基づいて選択された少なくとも二つのクロック信号グループのうち何れか一つを使用して直列データをオーバーサンプリングすることによって直列データからデータを復元する。 - 特許庁

A modulation signal is detected by a photodiode array and detected data are applied to a clock and data recovery circuit 122 tuned by a switched filter circuit 106 as a function of a data rate.例文帳に追加

変調信号はフォトダイオードの配列によって検出され、検出データは、データレートの関数として、スイッチト・フィルタ回路１０６によって同調されるクロック兼データ回復回路１２２へ適用される。 - 特許庁

To provide a compact low-power CDR (clock data recovery) circuit which has instantaneous response characteristics to input data and reduces output jitter even when data with high jitter is input.例文帳に追加

入力データに対する瞬時応答特性を備えかつジッタが大きな入力データが入力された時にも出力ジッタを低減可能な小型低消費電力のＣＤＲ回路を提供する。 - 特許庁

To provide a data receiver for satisfying the directly-opposed technical requirements of suppressing the production of errors caused by fluctuations and high speed tracking performance in the case of clock recovery by the data receiver for receiving data transmitted through an ATM network.例文帳に追加

ＡＴＭネットワークを経由して伝送されるデータを受信するデータ受信装置でのクロック再生に当り、ゆらぎに起因した誤差の発生抑制と高速追従性の相反する技術要求をかなえる。 - 特許庁

To apply a clock recovery circuit, which is applied to the data of high data rate (2.5 Gbps, for example), to data of low rate (1.25 Gbps and 622 Mbps, for example), while suppressing a design change and circuit expansion to a minimum.例文帳に追加

高データレート（例えば、２．５Ｇｂｐｓ）のデータに適用されるクロックリカバリ回路を、設計変更及び回路増加を最小限に押さえつつ、低レート（例えば、１．２５Ｇｂｐｓ、６２２Ｍｂｐｓ）のデータにも適用可能にする。 - 特許庁

Since the low speed phase signals are used to produce the high-speed phase control signal, even when a great frequency difference exists between the clock signal and the received data signal, the clock and data recovery circuit with a wide phase margin can be realized while the filter circuit operating frequency with a low speed is maintained.例文帳に追加

複数個の低速位相信号を用いて高速の位相制御信号を生成するので、クロック信号と受信データ信号との間に周波数差異が大きい場合にもフィルタ回路動作周波数を低速で保持しながら位相余裕が大きいクロック及びデータリカバリ回路を実現することができる。 - 特許庁

Clock data recovery units 12_1 to 12_n recover input data D1 to Dn and supply the data to buffers 14_1 to 14_n, recover clocks from the input data D1 to Dn, detect data rates X1 to Xn (bps) of the input data D1 to Dn from the recovered clocks to inform a CPU 16 about them.例文帳に追加

クロック・データ再生装置１２_１〜１２_ｎは、入力データＤ１〜Ｄｎを再生してバッファ１４_１〜１４_ｎに印加し、入力データＤ１〜Ｄｎからクロックを再生し、その再生クロックからデータＤ１〜ＤｎのデータレートＸ１〜Ｘｎ（ｂｐｓ）を検出し、ＣＰＵ１６に通知する。 - 特許庁

Phase comparators 10-1 to 10-N find the quantities of phase differences between clocks generated in the clock recovery circuit and input data.例文帳に追加

クロックリカバリ回路内で生成した複数のクロック（wclk、ｓclk)と入力データdataとの間の位相のずれ量が、位相比較器１０_−１〜１０_−Ｎで求められる。 - 特許庁

To provide a clock data recovery circuit of an interpolator type capable of corresponding to multi-rate data without increasing the bandwidth of an interpolator circuit.例文帳に追加

インターポレータ方式のクロックデータ復元回路において、インターポレータ回路の広帯域化を行わず、マルチレートに対応したクロックデータ復元回路を実現する。 - 特許庁

To discourage coming out of synchronization of a clock data recovery circuit even if a no signal period occurs in the data output from a device for a portable terminal.例文帳に追加

携帯端末用デバイスから出力されるデータに無信号期間が発生した場合でもクロックデータリカバリ回路の同期外れを生じさせないようにする。 - 特許庁

To provide a clock recovery circuit for maintaining a fixed loop gain without damaging the resistance of data reception even if an edge does not exist in a data signal for a long time.例文帳に追加

データ信号に長期間エッジが存在しない場合でも、データ受信の耐性を損なわず、一定のループゲインを保つクロックリカバリ回路を提供する。 - 特許庁

To provide a circuit that prevents capturing errors of received data and that is suitable for the large-scale integration (LSI), regarding a clock data recovery circuit used for high-speed serial communication, such as, the USB 2.0 Standard.例文帳に追加

ＵＳＢ２．０規格などの高速シリアル通信に用いるクロック・データ・リカバリ回路に関し、受信データの取り込みエラーを防止し、かつＬＳＩ化に適した回路を提供する。 - 特許庁

The devices 100, 200 have sampling clock generating sections 103, 203, data generating sections 104, 204, data recovery sections 105, 205, transmission buffer sections 106, 206 and reception buffer sections 107, 207 consisting of n (plural number)-stages.例文帳に追加

各装置１００、２００は、サンプリングクロック生成部１０３、２０３、データ生成部１０４、２０４、データ再生部１０５、２０５、送信バッファ部１０６、２０６およびｎ（複数）段の受信バッファ部１０７、２０７を有する。 - 特許庁

A multiplication factor control circuit monitors the number of errors in a data signal outputted from an amplifier or a CDR (clock and data recovery circuit) by utilizing that the number of errors changes with a change in the multiplication factor of a light receiving element such as an APD (avalanche photodiode).例文帳に追加

ＡＰＤ等の受光素子の増倍率の変化によって、エラー数が変化することを利用して、増幅器或いはＣＤＲから出力されるデータ信号中のエラー数を増倍率制御回路で監視する。 - 特許庁

A signal interruption detection operation is improved by controlling a bias voltage circuit by utilizing a loss of signal obtained by a signal interruption detection circuit by input amplitude of clock data recovery, varying a multiplication factor of an avalanche photodiode to affect the input amplitude of the clock data recovery, and improving signal-to-noise ratio.例文帳に追加

クロックテータリカバリの入力振幅による信号断検出回路によって得られたロスオブシグナルを利用してバイアス電圧回路を制御し、アバランシェホトダイオードの増倍率を変化させ、クロックデータリカバリの入力振幅に作用させ、信号対ノイズ比を向上させることにより、信号断検出動作を向上させることができる。 - 特許庁

The testing device outputs such a test output that is recognized as low-speed data of 25 MHz from the outside of the LSI, though the clock recovery circuit 1 in the LSI operates practically by a high-speed clock of 125 MHz, for example.例文帳に追加

そして、実際にはＬＳＩ内部のクロックリカバリ回路１はたとえば１２５ＭＨｚの高速クロックで動作しているが、ＬＳＩ外部からは２５ＭＨｚの低速データとして認識されるような試験出力を外部に出力させる。 - 特許庁