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DLmを含む例文一覧と使い方

該当件数 : 12



例文

The data voltage source Vdata applies a positive voltage to data lines DL1 to DLm and the first and second scan voltage sources Vin1 to Vin2 apply a negative voltage and a positive voltage to scan lines SL1 to SLn.例文帳に追加

データ電圧源Vdataは、データラインDL1〜DLmに正極性電圧を印加し、第1および第2スキャン電圧源Vin1〜Vin2は、スキャンラインSL1〜SLnに負極性電圧および正極性電圧を印加する。 - 特許庁

The multi-panel display device is provided with a plurality of display panels 41A to 41I to which data lines DL1 to DLm are commonly connected and a data drive section 40 which timely divides data and suppies the divided data to the data lines.例文帳に追加

マルチパネル表示装置は、データラインDL1〜DLmが共通に連結される複数の表示パネル41A〜41Iと、データを時分割して前記データラインに供給するデータ駆動部40とを備える。 - 特許庁

A delay unit 2 is composed of m×n-stage inverters INV, and a clock generation circuit 11 is composed of m delay lines DL1 to DLm comprising i×n-stage (i=1, 2, to m) inverters INV, wherein outputs of the respective delay lines DL1 to DLm are defined as sampling clocks CK1 to CKm, respectively.例文帳に追加

遅延ユニット2は、m×n段のインバータINVからなり、クロック発生回路11は、i×n段(i=1,2,…m)のインバータINVからなるm個の遅延ラインDL1〜DLmからなり、各遅延ラインDL1〜DLmの出力を、それぞれサンプリングクロックCK1〜CKmとする。 - 特許庁

A corrected value DLM of a feedback controlled variable is calculated according to a past value of a difference dLMT between a feedback controlled variable UM to be targeted for limit processing and a feedback controlled variable UMF after limit processing, a feedback controlled variable U is corrected by means of the corrected value DLM, and a corrected feedback controlled variable UM is calculated.例文帳に追加

リミット処理の対象となるフィードバック制御量UMとリミット処理後フィードバック制御量UMFとの差分値dLMTの過去値に応じて、フィードバック制御量の修正値DLMが算出され、フィードバック制御量Uを修正値DLMにより修正して、修正フィードバック制御量UMが算出される。 - 特許庁

例文

The corrected value DLM is calculated using a correction coefficient KM set to be a value according to a response characteristic parameter α representing a response characteristic of the plant, and the past value of the difference dLMT.例文帳に追加

修正値DLMは、プラントの応答特性を示す応答特性パラメータαに応じた値に設定される修正係数KMと、差分値dLMTの過去値とを用いて算出される。 - 特許庁


例文

A D/A converter 12 converts the digital signal DLM that is digitally amplified into an analog signal SLA, which is fed to an analog attenuator 13 consisting of switching elements Q0-Q23 and load resistors R0-R23, r0-r23.例文帳に追加

デジタル増幅したデジタル信号DLMをD/A変換器12でアナログ信号SLAに変換し、スイッチング素子Q0〜Q23と荷重抵抗R0〜R23,r0〜r23で形成されたアナログアッテネータ13に供給する。 - 特許庁

Then a level SENSE[I:n] of the digital output lies 33-1 to 33-n in response to the logic of the digital signals DL1[I:n] to DLm[I:n] is selected lower than at least any operating voltage of the comparators 30-1 to 30-m and the latches 31-1 to 31-m.例文帳に追加

そして、デジタル信号DL1[1:n]〜DLm[1:n]の論理に応じたデジタル出力線33-1〜33-nの電位振幅SENSE[1:n]を、コンパレータ30-1〜30-m、およびラッチ31-1〜31-mの少なくとも一方の動作電圧より小さくしたことを特徴としている。 - 特許庁

In the array substrate 110 and the liquid crystal display apparatus 500 having the same, each of gate lines GL1 to GLn receives a gate pulse during a horizontal scanning period and each of data lines DL1 to DLm receives a pixel voltage having a polarity inverted at every frame.例文帳に追加

アレイ基板110及びこれを有する液晶表示装置500において、ゲートラインGL1〜GLnは水平走査期間中にゲートパルスを印加し、データラインDL1〜DLmはフレーム単位で極性が反転しているピクセル電圧を印加する。 - 特許庁

In the display area 11 of the liquid crystal display element 1, m×n pixels are arranged in matrix and (n) gate lines GL1 to GLn extending in the main scanning direction and (m) data lines DL1 to DLm extending in the vertical scanning direction are arranged on one substrate.例文帳に追加

液晶表示素子1の表示領域11は、マトリクス状に配置されたm×n個の画素を有しており、主走査方向に伸延するn本のゲートラインGL1〜GLnと、副走査方向に伸延するm本のデータラインDL1〜DLmが一方の基板上に形成されている。 - 特許庁

例文

That is, since delay amounts of the respective delay lines DL1 to DLm are adjusted by the number of inverters INV having the same characteristic, it is possible to obtain m sampling clocks CK1 to CKm obtained by accurately shifting the phases of the sampling clocks by ΔT (Td/m) at a time.例文帳に追加

つまり、同一の特性を有するインバータINVの個数によって各遅延ラインDL1〜DLmでの遅延量を調整しているため、互いの位相が正確にΔT(=Td/m)ずつシフトしたm個のサンプリングクロックCK1〜CKmが得られる。 - 特許庁

例文

The source driver 51 controlled by the timing controller 520 supplies video signals to common source lines DLm (DLs), connected to the main panel PNL1 and the sub panel PNL2; and the gate driver 51 supplies scanning signals to each of gate lines GLm, GLms, belonging to the main panel PML1 and the sub panel PNL2, respectively.例文帳に追加

タイミングコントローラ520の制御の下に、ソースドライバ51は、メインパネルPNL1とサブパネルPNL2に連通する共通のソース線DLm(DLs)に映像信号を供給し、ゲートドライバ51はメインパネルPNL1とサブパネルPNL2のそれぞれに個別に有する各ゲート線GLm、GLmsに走査信号をそれぞれ供給する。 - 特許庁

例文

An internal clock signal aTu whose phase is faster than that of an internal clock signal Tu is supplied to a 1st delay line DL1 through output buffer circuits 12a to 12d constituting a delay monitor DLM and also supplied to a controlling part which controls the 1st and 2nd delay lines DL1 and DL2 and is not shown in the diagram.例文帳に追加

位相が内部クロック信号Tuより進んだ内部クロック信号aTuは、ディレイモニタDLMを構成する出力バッファ回路12a〜12dを介して第1の遅延線DL1に供給されるとともに、第1、第2の遅延線DL1、DL2を制御する図示せぬ制御部に供給される。 - 特許庁

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