「Instruction cache」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

PATCH CIRCUIT IN CORE INSTRUCTION CACHE例文帳に追加

コア命令キャッシュにおけるパッチ回路 - 特許庁

CACHE CONTROLLER HAVING PRE-FETCH MECHANISM OF INSTRUCTION CACHE例文帳に追加

命令キャッシュのプリフェッチ機構を備えたキャッシュ制御装置 - 特許庁

METHOD AND DEVICE FOR INSTRUCTION CACHE ACCESS例文帳に追加

インストラクションキャッシュアクセスの装置と方法 - 特許庁

If the instruction of the branch destination is stored in the instruction cache memory 5, the instruction is read from the instruction cache memory 5.例文帳に追加

命令キャッシュメモリ５に分岐先の命令が格納されている場合、当該命令を命令キャッシュメモリ５から読み出す。 - 特許庁

In a preferred embodiment, a DFI-cache (Dynamic Frequent Instruction cache) is queried simultaneously with a main cache, and if a requested address is in either cache, a hit results.例文帳に追加

好適な実施形態では、ＤＦＩキャッシュ（Dynamic Frequent Instruction cache）に、主キャッシュと同時にクエリを行い、要求されたアドレスがいずれかのキャッシュにある場合、ヒットが生じる。 - 特許庁

INSTRUCTION CACHE DEVICE AND CONTROL METHOD THEREFOR例文帳に追加

命令キャッシュ装置及びその制御方法 - 特許庁

This data processing system includes an instruction cache 8 and an instruction expansion circuit 10 between the instruction cache 8 and a compressed instruction data memory 12.例文帳に追加

データ処理システムは命令キャッシュ（８）および命令キャッシュ（８）と圧縮命令データメモリ（１２）間の命令伸張回路（１０）を含む。 - 特許庁

The instruction cache 6 sends the request instruction to an instruction analysis part 3 and an execution unit 7.例文帳に追加

命令キャッシュ６は要求命令を命令解析部３及び実行ユニット７に送る。 - 特許庁

To provide an instruction cache system for fetching instruction data to be read the next by a central processing unit(CPU) in advance from a program memory in a high speed instruction cache, and for reading the instruction data from the instruction cache, the instruction cache system to prevent the mishit of instruction data in the instruction cache whose capacity is small and to improve the performance of a microprocessor.例文帳に追加

中央処理装置（ＣＰＵ）が次に読み込むべき命令データを、プログラムメモリから高速の命令キャッシュに予め取り込んでおき、該命令キャッシュから命令データを読み出す命令キャッシュシステムに関し、小容量の命令キャッシュで命令データのミスヒットを無くし、マイクロプロセッサの性能向上を図る。 - 特許庁

INSTRUCTION PREFETCH METHOD FOR CACHE CONTROL AND SYSTEM例文帳に追加

キャッシュ制御の命令プリフェッチ方法及びシステム - 特許庁

To achieve a low power consumption by reducing the number of access to an instruction cache tag memory without adding modification to an instruction cache controller in an instruction cache.例文帳に追加

命令キャッシュにおける命令キャッシュコントローラに修正を加えることなく、命令キャッシュタグメモリへのアクセス回数を減らし、低消費電力化を図る。 - 特許庁

INSTRUCTION CACHE HAVING FIXED NUMBER OF VARIABLE LENGTH INSTRUCTIONS例文帳に追加

可変長命令の固定数を持つ命令キャッシュ - 特許庁

INSTRUCTION CACHE PRE-FETCH CONTROL METHOD AND DEVICE THEREOF例文帳に追加

命令キャッシュプリフェッチ制御方法及びその装置 - 特許庁

SELF PREFETCHING L2 CACHE MECHANISM FOR INSTRUCTION LINE例文帳に追加

命令ラインのための自己プリフェッチＬ２キャッシュ機構 - 特許庁

To provide a mechanism for effectively executing an instruction cache invalidating instruction and a cache synchronizing instruction without serializing any instruction.例文帳に追加

命令を直列化させることなく効果的に命令キャッシュ無効化命令及びキャッシュ同期命令を実行させることができるメカニズムを供給する。 - 特許庁

A cache pointer 52 discriminates the location of an instruction to be fetched and executed in the instruction cache and an instruction extraction part 46 extracts the instruction.例文帳に追加

キャッシュポインタ５２は、命令キャッシュにおいて、取り出されて実行される命令の位置を識別し、命令取り出し装置４６はその命令を取り出す。 - 特許庁

INSTRUCTION CACHE, MICROPROCESSOR, AND DESIGN METHOD FOR SAME例文帳に追加

命令キャッシュおよびマイクロプロセッサとその設計方法 - 特許庁

To reduce power consumption in an instruction cache tag.例文帳に追加

命令キャッシュタグの消費電力を低減すること。 - 特許庁

An instruction fetching unit 2 fetches instructions from an instruction cache 3 and sends them to an instruction decoding unit 9.例文帳に追加

命令フェッチユニット２は、命令キャッシュ３から命令をフェッチし、命令デコードユニット９に送る。 - 特許庁

During execution of a cache line (current line) including an instruction to be executed, both a cache line (next line) following the above cache line and a cache line (branch destination line) including the branch destination instruction of a branch instruction included in the current line are prefetched to an instruction cache.例文帳に追加

実行対象となっている命令を含むキャッシュライン（現ライン）の実行中に、それに続くキャッシュライン（ネクストライン）および現ラインに含まれる分岐命令の分岐先命令を含むキャッシュライン（分岐先ライン）の両者を命令キャッシュにプリフェッチする。 - 特許庁

BASIC CACHE BLOCK MICROPROCESSOR HAVING INSTRUCTION HISTORY INFORMATION例文帳に追加

命令履歴情報を持つ基本キャッシュ・ブロック・マイクロプロセッサ - 特許庁

To hold consistency between an instruction/data cache and a main memory.例文帳に追加

命令／データ・キャッシュとメイン・メモリ間の整合性を保つ。 - 特許庁

To effectively reduce the number of instruction cache conflicts.例文帳に追加

命令キャッシュ競合の回数を効果的に削減する。 - 特許庁

An L1 cache 18 receives an instruction from an external memory.例文帳に追加

Ｌ１キャッシュ１８は外部メモリから命令を受け取る。 - 特許庁

ALIGNMENT INSTRUCTION CACHE PROCESSING FOR INSTRUCTION FETCH COVERING PLURAL PREDICTIVE BRANCH INSTRUCTIONS例文帳に追加

複数予測分岐命令にわたる命令フェッチの位置合わせ命令キャッシュ処理 - 特許庁

When the lower level cache receives a cache operation (i.e., a store operation or a snooped kill) requiring invalidation of a program instruction in the L1 instruction cache, the L2 cache sends an invalidation transaction (e.g. icbi) to the instruction cache.例文帳に追加

下位レベル・キャッシュが、Ｌ１命令キャッシュの中のプログラム命令の無効化を要求するキャッシュ操作（即ち、記憶操作又はスヌープされたキル）を受け取ったとき、Ｌ２キャッシュは無効化トランザクション（例えば、ｉｃｂｉ）を命令キャッシュへ送る。 - 特許庁

To obtain a cache memory circuit having an independent read bus and write bus regarding a cache memory circuit etc., used to provide short term, high speed storage for instruction words or data words.例文帳に追加

独立したリードバスおよびライトバスを有するキャッシュメモリ回路を得る。 - 特許庁

To provide an instruction cache device storing the instruction block of a non-branch instruction and the instruction block of a branch destination instruction to dedicated first and second instruction caches and surely hitting the branch destination instruction in the second instruction cache and a control method therefor.例文帳に追加

非分岐命令の命令ブロックと分岐先命令の命令ブロックとを専用の第１と第２の命令キャッシュに格納し、分岐先命令が確実に第２の命令キャッシュでヒットする命令キャッシュ装置及びその制御方法にある。 - 特許庁

When the task cache memory 103 receives the instruction, the cache memory 103 reads the instructed instruction and data from the main storage device 102 to store the indicated instruction and data.例文帳に追加

タスクキャッシュメモリ１０３は、この指示を受信すると、指示された命令およびデータを、主記憶装置１０２から読み込んで、記憶する。 - 特許庁

When the instruction is fetched from the instruction cache memory, the information stored in the area of the instruction cache memory corresponding to the preliminary field is used.例文帳に追加

その命令が命令キャッシュメモリからフェッチされるとき、命令キャッシュメモリの予備フィールド対応領域に保存されていた情報を利用する。 - 特許庁

Whether or not an instruction code before rewrite is stored in an instruction cache memory is checked (S22), and when it is stored in the instruction cache memory (YES in S22), the instruction code after rewrite which is written in the data cache memory is directly written in the instruction cache memory (S24).例文帳に追加

書換前の命令コードが命令キャッシュメモリに記憶されているか否かが調べられ（Ｓ２２）、命令キャッシュメモリに記憶されている場合には（Ｓ２２でＹＥＳ）、データキャッシュメモリに書込まれている書換後の命令コードが、命令キャッシュメモリに直接書込まれる（Ｓ２４）。 - 特許庁

PREFETCH INSTRUCTION CONTROL METHOD, PREFETCH INSTRUCTION CONTROLLER AND CACHE MEMORY CONTROLLER例文帳に追加

プリフェッチ命令制御方法、プリフェッチ命令制御装置、およびキャッシュメモリ制御装置 - 特許庁

MECHANISM FOR INVALIDATING INSTRUCTION CACHE BLOCK IN PIPE LINE PROCESSOR例文帳に追加

パイプラインプロセッサにおける命令キャッシュブロックの無効化メカニズム - 特許庁

The peer-to-peer terminal device receiving the cache generation instruction stores the content included in the cache generation instruction inside it.例文帳に追加

キャッシュ生成指示を受信したピアツーピア端末装置は、キャッシュ生成指示に含まれているコンテンツを内部に記憶する。 - 特許庁

METHOD FOR ENSURING PRESENT OF LINE IN INSTRUCTION CACHE例文帳に追加

命令キャッシュにラインが存在するように保証する方法 - 特許庁

In an arithmetic processing circuit, a cache 10 determines a cache hit error in response to a reading request from an instruction processing circuit 30, and the cache 10 outputs cache error information, when there is an error, to the instruction processing circuit 30.例文帳に追加

命令処理回路３０からの読み出し要求により、キャッシュ１０は、キャッシュヒット・ミスを判定し、ミスであると、キャッシュミス情報を命令処理回路３０に出力する。 - 特許庁

The processor includes a storage mechanism, such as an instruction cache, an L2 cache, and a system memory, a cracking unit, and a basic cache block.例文帳に追加

プロセッサは、命令キャッシュ、Ｌ２キャッシュ、システム・メモリ等のストレージ機構、クラッキング・ユニット、及び基本キャッシュ・ブロックを含む。 - 特許庁

CONTROLLER OF INSTRUCTION WORD CACHE AND INSTRUCTION WORD CONVERSION REFERENCE BUFFER, AND CONTROL METHOD THEREOF例文帳に追加

命令語キャッシュと命令語変換参照バッファの制御器、及びその制御方法 - 特許庁

To provide a processor capable of reducing power consumption of an instruction cache memory by reducing the number of times for reading an instruction code from the instruction cache memory.例文帳に追加

命令キャッシュメモリから命令コードを読み出す回数を減らすことにより、命令キャッシュメモリの消費電力を削減することができるプロセッサを提供する。 - 特許庁

An instruction executing unit 1 reads a prefetch instruction from an instruction cache 2 and a prefetch object address is reported to a precfetch mechanism 6 and a data cache 3.例文帳に追加

命令実行ユニット１は、命令キャッシュ２からprefetch命令を読み出して、プリフェッチ対象アドレスがプリフェッチ機構６及びデータキャッシュ３に伝えられる。 - 特許庁

To provide an instruction cache control system with improved cache utilization efficiency, shortened cache mishit time and accelerated instruction fetch by eliminating the necessity of insertion of an invalid operation instruction in VLIW (very long instruction word) processor.例文帳に追加

無効演算命令の挿入を不要としてキャッシュ利用効率を高め、キャッシュミスヒット時間を短縮し、命令フェッチの高速化を実現するＶＬＩＷプロセッサにおける命令キャッシュ制御システムを提案する。 - 特許庁

In the case of storing a VLIW instruction 110 from a secondary cache 401 to an instruction cache 400 in the instruction cache control system for the VLIW processor for executing a plurality of arithmetic operation instructions included in one VLIW instruction in parallel, an instruction cache block in the secondary cache 401 is directly stored in a data array of the instruction cache 400 without inserting an invalid operation instruction.例文帳に追加

１つのＶＬＩＷ命令中に含まれる複数の演算操作命令を並列実行するＶＬＩＷプロセッサにおける命令キャッシュ制御システムであって、２次キャッシュ４０１から命令キャッシュ４００へＶＬＩＷ命令１１０を格納する際に、無効演算命令を挿入することなく、２次キャッシュ４０１内の命令キャッシュブロックをそのまま命令キャッシュ４００のデータアレイに格納する構成とする。 - 特許庁

Based on a saving instruction of cache data, a CPU11 reads out cache data stored in a cache memory 13 to compress it and creates the compressed cache data.例文帳に追加

キャッシュデータの退避指示に基づいて、ＣＰＵ１１はキャッシュメモリ１３に保存するキャッシュデータを読み出して圧縮し、当該圧縮キャッシュデータを生成する。 - 特許庁

Each processor accesses an instruction and data via a cache controller.例文帳に追加

各プロセッサは、キャッシュコントローラを介して、命令とデータにアクセスする。 - 特許庁

A rewritten instruction code is stored in a data cache memory (S2).例文帳に追加

書換えられた命令コードがデータキャッシュメモリに記憶される（Ｓ２）。 - 特許庁