「Parity bit」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A memory 17 for parity stores a parity bit from a parity operation result.例文帳に追加

パリティ用メモリ１７はｍビットのパリティ演算結果によりパリティビットを記憶する。 - 特許庁

The device comprises a parity bit generator, a first parity bit location generator and a parity bit inserting unit.例文帳に追加

パリティービット生成装置、第１パリティービット位置生成装置及びパリティービット挿入装置を具えている。 - 特許庁

The least significant bit is replaced with a parity detection bit, among the row of bits to which parity detection is executed.例文帳に追加

パリティ検出が施されるビット列のうち、最下位ビットをパリティ検出ビットに置き換える。 - 特許庁

When the bit is '0', parity bits are stored on the high-order four-bit side of the parity memory 10, bit when the bit is '1', on the other hand, the parity bits are stored on the low-order four-bit side of the parity memory 10.例文帳に追加

そのビットが“０”のときはパリティメモリ１０の上位４ビット側にパリティビットを格納し、そのビットが“１”のときはパリティメモリ１０の下位４ビット側にパリティビットを格納する。 - 特許庁

It has odd parity set in bit 0 of each byte. 例文帳に追加

この配列の各バイトのビット 0 は奇数パリティである。 - JM

A parity operation circuit 19 generates a parity bit from the gate output (DDO-DDm).例文帳に追加

パリティ演算回路１９はゲート出力（ＤＤ０〜ＤＤｍ）２９からパリティビットを生成する。 - 特許庁

PARITY BIT INSERTION METHOD AND PARITY CHECK METHOD, CENTER TERMINAL AND SUBSCRIBER DEVICE例文帳に追加

パリティビット挿入方法およびパリティ検査方法，局側装置ならびに加入者装置 - 特許庁

Then, when the added parity bit sequence does not correspond to the form requested from the recording and reproducing system, the dummy bit value is changed and the parity bit sequence is replaced with a parity bit sequence corresponding to the changed dummy bit value.例文帳に追加

そして、付加されたパリティビット系列が記録再生系の要求に応じた形態に対応しない場合に、ダミービットの値を変更し、その変更されたダミービットの値に対応するパリティビット系列に置き換える。 - 特許庁

When a write access occurs, a parity processing circuit writes the parity bit generated by the parity generation circuit into a memory.例文帳に追加

書き込みアクセス時、パリティ処理回路は、パリティ生成回路によって生成されたパリティビットをメモリに書き込む。 - 特許庁

Each parity bit constituting a second parity code is common to all the bits of the first parity code which are accessed at the same time.例文帳に追加

第２パリティコードを構成する各パリティビットは、一度にアクセスされる第１パリティコードの全ビットに共通である。 - 特許庁

When a read access occurs, the parity processing circuit compares the parity bit generated by the parity generation circuit with a parity bit read from the memory and, if they do not match, outputs an interruption signal to a CPU.例文帳に追加

読み出しアクセス時、パリティ処理回路は、パリティ生成回路によって生成されたパリティビットとメモリから読み出されるパリティビットとを比較し、それらが不一致である場合、割り込み信号をＣＰＵに出力する。 - 特許庁

A parity check unit 44 acquires, by a read request from a processor 1, read object data and the parity bit thereof from the data array 43 to perform the parity check of the read object data using the parity bit.例文帳に追加

パリティチェック部４４は、プロセッサ１からリード要求により、リード対象データとそのパリティビットをデータアレイ４３から取得し、パリティビットを用いてリード対象データのパリティチェックを行う。 - 特許庁

To check a parity bit while no parity bit data line is provided between a cell buffer monitor and a cell buffer.例文帳に追加

セルバッファとの間にパリティビット用データ線を設けない状態でパリティビットのチェックを可能にする。 - 特許庁

A parity bit production part 110 produces an FEC parity bit from the transmission data for correcting an error.例文帳に追加

パリティビット作成部１１０は、送信データから誤り訂正のためのＦＥＣのパリティビットを作成する。 - 特許庁

A parity bit memory stores a parity bit in regard to each entry to the data storage and each entry to the tag storage.例文帳に追加

パリティビットメモリは、データ記憶装置への各エントリ及びタグ記憶装置への各エントリについてパリティビットを記憶する。 - 特許庁

The first parity bit location generator generates a position N (N is a positive integer) for inserting the parity bit in accordance with a predetermined rule.例文帳に追加

該第１パリティービット位置生成装置は所定の法則に依り該パリティービットの挿入位置Ｎ（Ｎは正の整数）を生成する。 - 特許庁

The parity bit generator generates a parity bit in accordance with data to be outputted, the data comprising a plurality of bits.例文帳に追加

該パリティービット生成装置は出力したいデータに依りパリティービットを生成し、該データは複数のビットを具えている。 - 特許庁

The second modulation section 103b performs adaptive modulation to the parity bit data.例文帳に追加

第２の変調部１０３ｂは、パリティビットデータを適応変調する。 - 特許庁

To process bit update and parity update in pipeline.例文帳に追加

ビット更新とパリティ更新とをパイプラインで処理できるようにする。 - 特許庁

CONCATENATED CODE DECODER AND METHOD FOR RE-CIRCULATING PARITY BIT例文帳に追加

パリティビットを再循環させる連続コードデコーダ及びその方法 - 特許庁

RANDOM ACCESS MEMORY ARRAY WITH PARITY BIT STRUCTURE例文帳に追加

パリティビット構造を具備するランダムアクセスメモリアレイ - 特許庁

DEVICE AND METHOD OF APPLYING PARITY BIT TO ENCRYPT DATA FOR PROTECTION例文帳に追加

パリティービットでデータに対して暗号保護を行なう装置及び方法 - 特許庁

A parity generation circuit includes a plurality of bit generation circuits.例文帳に追加

パリティ発生回路が複数個のビット発生回路を包含している。 - 特許庁

To provide an interface circuit which memorizes data which contains a parity bit even if a defective cell is in the parity bit cell of a memory cell array; and to provide a parity bit allocation method and a semiconductor memory.例文帳に追加

メモリセルアレイ中のパリティビットセルに不良セルがあってもパリティビットを含むデータを記憶することができるインターフェース回路、パリティビット割付方法及び半導体記憶装置を提供する。 - 特許庁

The parity bit inserting unit inserts the parity bit in a position between the (N-1)th and Nth bits of the data in accordance with the insertion position N generated by the first parity bit location generator, thereby generating encrypted data.例文帳に追加

該パリティービット挿入装置は該第１パリティービット位置生成装置の生成した挿入位置Ｎに依り、該パリティービットを該データの第Ｎ−１と第Ｎビットの間に挿入し、暗号化したデータを生成する。 - 特許庁

The MM protocol uses 1 start bit, 8 data bits, odd parity and one stop bit at the speed of 1200 bits/sec. 例文帳に追加

MM プロトコルは 1200 bits/sec で 1 スタートビット、8 データビット、奇数パリティ、 1 ストップビットを使う。 - JM

A modulation part 102 modulates the parity bit data and the systematic bit data.例文帳に追加

変調部１０２は、パリティビットデータとシステマティクビットデータとを変調する。 - 特許庁

The Microsoft protocol uses 1 start bit, 7 data bits, no parity and one stop bit at the speed of 1200 bits/sec. 例文帳に追加

マイクロソフトプロトコルは、1200 bits/sec のスピードで、1 スタートビット(1 start bit)、7 データビット(7 data bits)、パリティなし、1 ストップビット(1 stop bit)である。 - JM

An output circuit is coupled with a bit generation circuit to receive the parity signal, and operates to generate an output parity signal in response to the parity signal from the bit generation circuit.例文帳に追加

出力回路がパリティ信号を受取るためにビット発生回路へ結合されており且つビット発生回路からのパリティ信号に応答して出力パリティ信号を発生すべく動作する。 - 特許庁

A cell and a parity bit sent through a data bus 12a are fed to a horizontal parity arithmetic section 50 via an input section 26, where a horizontal parity bit is calculated.例文帳に追加

データバス１２ａにより伝送されたセルおよびパリティビットは入力部２６を経て水平パリティ演算部５０に送られ、水平パリティビットが計算される。 - 特許庁

A parity check is made to bit data related to the parity bits and type information bits read by a type reading section 4, and the packages are transferred based on the bit data that has passed the parity check.例文帳に追加

品種読取部４で読み取られた品種情報ビットおよびパリティビットに係るビットデータに対してパリティチェックを行い、パリティチェックを通過したビットデータに基づいてパッケージを移載する。 - 特許庁

The computing unit 122 adds an one-bit parity bit D123 stored on a shift register 123 to the information bits D122-1 to D122-7 to obtain a new one-bit parity bit D124 responsible for the LDPC code for storage in the shift register 123.例文帳に追加

演算器１２２は、情報ビットD122-1乃至D122-7と、シフトレジスタ１２３に記憶された１ビットのパリティビットD123とを加算することにより、LDPC符号の新たな１ビットのパリティビットD124を求め、シフトレジスタ１２３に記憶させる。 - 特許庁

A parity generation circuit generates a parity bit related to the data to be accessed on the basis of the result of the XOR operation.例文帳に追加

パリティ生成回路は、ＸＯＲ演算の演算結果に基づいて、アクセス対象データに関連するパリティビットを生成する。 - 特許庁

Element coders 5-1 and 5-2 generate a parity bit sequence to be added to the information bit sequence from the data after reference bit insertion.例文帳に追加

要素符号器５−１および５−２は、情報ビット系列に付加するパリティビット系列を参照ビット挿入後データから生成する。 - 特許庁

A data transmission unit 59 adds a start bit, a stop bit, and the parity bit to the data input to the register 56 for data input and outputs the resulting data.例文帳に追加

データ送信部５９は、データ取込み用レジスタ５６で取込んだデータにスタートビット、ストップビット、パリティビットを付加して出力する。 - 特許庁

A data array 43 stores data and a parity bit, and a check bit array 46 stores a ECC bit of the data.例文帳に追加

データアレイ４３は、データとパリティビットを記憶し、チェックビットアレイ４６は当該データのＥＣＣビットを記憶する。 - 特許庁

The encoder is provided with an information bit storage part for storing an information bit generated in the error correction coder in addition to a parity bit storage part, and a transmission bit control part controls the transmission of one or both of the stored information bit and parity bit.例文帳に追加

符号化装置は、パリティビット格納部に加えて、誤り訂正符号化器で生成された情報ビットを格納する情報ビット格納部を備え、送信ビット制御部が、格納されている情報ビットとパリティビットのどちらか、若しくは、双方を送信させるかを制御する。 - 特許庁

Each of the bit generation circuits operates to receive each data bit and each hard latch signal, and generate a parity signal indicating the parity of the corresponding data bit when the hard latch signal is inactive.例文帳に追加

各ビット発生回路は夫々のデータビット及び夫々のハードラッチ信号を受取り、且つハードラッチ信号がインアクティブである場合に対応するデータビットのパリティを表わすパリティ信号を発生すべく動作する。 - 特許庁

The puncturing part 106 performs decision processing as to whether only a parity bit is to be punctured according to the regularity of the arrangement of an information bit and a parity bit in each frame and performs puncturing.例文帳に追加

パンクチャリング部１０６は、フレーム毎の情報ビットとパリティビットの配置の規則性に従って、パリティビットのみパンクチャリングを行うかどうかの判断処理を行い、パンクチャリングを行う。 - 特許庁

A transmission power decision part 111 decides the transmission power of a parity bit retransmission mode from the number of bits of information bit of transmission data and of parity bit.例文帳に追加

送信電力決定部１１１は、送信データの情報ビット及びパリティビットのビット数よりパリティビット再送時の送信電力を決定する。 - 特許庁

Thus, even when the bit width of parity bits being final bits of caption signal data is narrow, since the data are sampled at the center bit position or the bit position closer to the data front, parity data can accurately be acquired.例文帳に追加

したがって、キャプション信号データの最終ビットであるパリティビットのビット幅が狭い場合であっても、ビットの中心位置または前寄りの位置でサンプリングを行うためパリティデータを正確に取得できる。 - 特許庁

Try dialing into the system; be sure to use 8 bits, no parity, and 1 stop bit on the remote system. 例文帳に追加

この時、8ビット、パリティなし、 1ストップビットで接続するようにしてください。 - FreeBSD

By default, the serial port settings are: 9600 baud, 8 bits, no parity, and 1 stop bit. 例文帳に追加

デフォルトのシリアルポート通信速度は、9600 ボー、 8ビット、パリティなし、ストップビット 1 です。 - FreeBSD

is not set, then the parity bit is always 0). 例文帳に追加

が設定された場合パリティビットは常に 1 となり、設定されない場合は常に 0 となる。 - JM

Turbo encoding and turbo decoding are used to generate and demodulate a second parity bit string.例文帳に追加

ターボ符号およびターボ復号を使用し第２パリティビット系列の生成や復調も行う。 - 特許庁