「"Parity bit"」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A parity arithmetic unit 6 generates a parity bit.例文帳に追加

パリティ演算部６は、パリティビットを生成する。 - 特許庁

To check a parity bit while no parity bit data line is provided between a cell buffer monitor and a cell buffer.例文帳に追加

セルバッファとの間にパリティビット用データ線を設けない状態でパリティビットのチェックを可能にする。 - 特許庁

A parity bit production part 110 produces an FEC parity bit from the transmission data for correcting an error.例文帳に追加

パリティビット作成部１１０は、送信データから誤り訂正のためのＦＥＣのパリティビットを作成する。 - 特許庁

A parity bit memory stores a parity bit in regard to each entry to the data storage and each entry to the tag storage.例文帳に追加

パリティビットメモリは、データ記憶装置への各エントリ及びタグ記憶装置への各エントリについてパリティビットを記憶する。 - 特許庁

The first parity bit location generator generates a position N (N is a positive integer) for inserting the parity bit in accordance with a predetermined rule.例文帳に追加

該第１パリティービット位置生成装置は所定の法則に依り該パリティービットの挿入位置Ｎ（Ｎは正の整数）を生成する。 - 特許庁

The parity bit generator generates a parity bit in accordance with data to be outputted, the data comprising a plurality of bits.例文帳に追加

該パリティービット生成装置は出力したいデータに依りパリティービットを生成し、該データは複数のビットを具えている。 - 特許庁

The second modulation section 103b performs adaptive modulation to the parity bit data.例文帳に追加

第２の変調部１０３ｂは、パリティビットデータを適応変調する。 - 特許庁

CONCATENATED CODE DECODER AND METHOD FOR RE-CIRCULATING PARITY BIT例文帳に追加

パリティビットを再循環させる連続コードデコーダ及びその方法 - 特許庁

RANDOM ACCESS MEMORY ARRAY WITH PARITY BIT STRUCTURE例文帳に追加

パリティビット構造を具備するランダムアクセスメモリアレイ - 特許庁

DEVICE AND METHOD OF APPLYING PARITY BIT TO ENCRYPT DATA FOR PROTECTION例文帳に追加

パリティービットでデータに対して暗号保護を行なう装置及び方法 - 特許庁

Then, when the added parity bit sequence does not correspond to the form requested from the recording and reproducing system, the dummy bit value is changed and the parity bit sequence is replaced with a parity bit sequence corresponding to the changed dummy bit value.例文帳に追加

そして、付加されたパリティビット系列が記録再生系の要求に応じた形態に対応しない場合に、ダミービットの値を変更し、その変更されたダミービットの値に対応するパリティビット系列に置き換える。 - 特許庁

To provide an interface circuit which memorizes data which contains a parity bit even if a defective cell is in the parity bit cell of a memory cell array; and to provide a parity bit allocation method and a semiconductor memory.例文帳に追加

メモリセルアレイ中のパリティビットセルに不良セルがあってもパリティビットを含むデータを記憶することができるインターフェース回路、パリティビット割付方法及び半導体記憶装置を提供する。 - 特許庁

The parity bit inserting unit inserts the parity bit in a position between the (N-1)th and Nth bits of the data in accordance with the insertion position N generated by the first parity bit location generator, thereby generating encrypted data.例文帳に追加

該パリティービット挿入装置は該第１パリティービット位置生成装置の生成した挿入位置Ｎに依り、該パリティービットを該データの第Ｎ−１と第Ｎビットの間に挿入し、暗号化したデータを生成する。 - 特許庁

is not set, then the parity bit is always 0). 例文帳に追加

が設定された場合パリティビットは常に 1 となり、設定されない場合は常に 0 となる。 - JM

Turbo encoding and turbo decoding are used to generate and demodulate a second parity bit string.例文帳に追加

ターボ符号およびターボ復号を使用し第２パリティビット系列の生成や復調も行う。 - 特許庁

An error detect generator 33 generates an error detection signal based on the parity bit.例文帳に追加

誤り検出ジェネレータ３３は、パリティビットに基づいて誤り検出信号を生成する。 - 特許庁

A parity operation circuit 19 generates a parity bit from the gate output (DDO-DDm).例文帳に追加

パリティ演算回路１９はゲート出力（ＤＤ０〜ＤＤｍ）２９からパリティビットを生成する。 - 特許庁

SEMICONDUCTOR STORAGE APPARATUS, AND METHOD FOR DETECTING FAILURE IN PARITY BIT GENERATING CIRCUIT例文帳に追加

半導体記憶装置、および、パリティビット発生回路の故障検出方法 - 特許庁

A memory 17 for parity stores a parity bit from a parity operation result.例文帳に追加

パリティ用メモリ１７はｍビットのパリティ演算結果によりパリティビットを記憶する。 - 特許庁

The semiconductor storage device includes the parity bit generating circuit.例文帳に追加

本発明に係る半導体記憶装置は、パリティビット発生回路を備える半導体記憶装置である。 - 特許庁

These parity bit and data to be transmitted comprise a packet as a transmission unit.例文帳に追加

このパリティビットと被送信データとは、送信ユニットとしてのパケットを構成する。 - 特許庁

PARITY BIT INSERTION METHOD AND PARITY CHECK METHOD, CENTER TERMINAL AND SUBSCRIBER DEVICE例文帳に追加

パリティビット挿入方法およびパリティ検査方法，局側装置ならびに加入者装置 - 特許庁

A parity bit is added to a data block including plural logical groups.例文帳に追加

複数の論理グループを含むデータ・ブロックに１つのパリティ・ビットが付加される。 - 特許庁

The parity bit is determined corresponding to the allowance limit of a cell loss and of the error rated.例文帳に追加

パリティ・ビットはセル損失及びエラー率の許容限度に応じて決定される。 - 特許庁

To detect a fault of a transmitter that applies parallel processing to a signal in its inside and an error in a parity bit.例文帳に追加

内部で信号を並列処理する伝送装置の故障と、パリテイビットの異常とを、検出する。 - 特許庁

A modulation part 102 modulates the parity bit data and the systematic bit data.例文帳に追加

変調部１０２は、パリティビットデータとシステマティクビットデータとを変調する。 - 特許庁

To provide a device and method of applying a parity bit to encrypt data for protection.例文帳に追加

パリティービットでデータに対して暗号保護を行なう装置及び方法の提供。 - 特許庁

DEVICE FOR DETECTING ERROR OF CRC CODE ATTACHED WITH PARITY BIT IN REVERSE ORDER AND METHOD THEREOR例文帳に追加

パリティビットが逆順に付加されたＣＲＣコードのエラー検出装置及びその方法 - 特許庁

A cell and a parity bit sent through a data bus 12a are fed to a horizontal parity arithmetic section 50 via an input section 26, where a horizontal parity bit is calculated.例文帳に追加

データバス１２ａにより伝送されたセルおよびパリティビットは入力部２６を経て水平パリティ演算部５０に送られ、水平パリティビットが計算される。 - 特許庁

The computing unit 141 computes the sum on F_2 between the operation result of the target row supplied from the adder 135-1 and a parity bit stored in a register 142 to thereby calculate a new parity bit.例文帳に追加

演算器１４１は、加算器１３５−１から供給される対象行の演算結果と、レジスタ１４２に格納されたパリティビットとのＦ_2上の和を演算することにより、新たなパリティビットを求める。 - 特許庁

a G track address group for groove only is formed in a groove track including a parity bit, a L track address group for land only is formed in a land track including a parity bit.例文帳に追加

グルーブトラックにはグルーブ専用のＧトラックアドレス系がパリティビットを含んで形成され、ランドトラックにはランド専用のＬトラックアドレス系がパリティビットを含んで形成される。 - 特許庁

When a read access occurs, the parity processing circuit compares the parity bit generated by the parity generation circuit with a parity bit read from the memory and, if they do not match, outputs an interruption signal to a CPU.例文帳に追加

読み出しアクセス時、パリティ処理回路は、パリティ生成回路によって生成されたパリティビットとメモリから読み出されるパリティビットとを比較し、それらが不一致である場合、割り込み信号をＣＰＵに出力する。 - 特許庁

When this parity bit sequence corresponds to the form according to the request of the recording and reproduction system, the digital information sequence after conversion processing excluding the dummy symbol and the parity bit sequence are associated for output.例文帳に追加

このパリティビット系列が記録再生系の要求に応じた形態に対応している場合、ダミーシンボルを除く変調処理後のデジタル情報系列とパリティビット系列とを対応させて出力する。 - 特許庁

A parity check unit 44 acquires, by a read request from a processor 1, read object data and the parity bit thereof from the data array 43 to perform the parity check of the read object data using the parity bit.例文帳に追加

パリティチェック部４４は、プロセッサ１からリード要求により、リード対象データとそのパリティビットをデータアレイ４３から取得し、パリティビットを用いてリード対象データのパリティチェックを行う。 - 特許庁

For example, in a semiconductor device with a complementary memory, a parity bit is created with respect to positive polarity (Posi) data of (N+1) bits and a parity bit is created with respect to negative polarity (Nega) data of (N+1) bits during writing.例文帳に追加

例えば、相補メモリを備えた半導体装置において、書き込み時に、（Ｎ＋１）ビットの正極（Ｐｏｓｉ）データに対してパリティービットを生成し、（Ｎ＋１）ビットの負極（Ｎｅｇａ）データに対してパリティービットを生成する。 - 特許庁

In between reading cycles, a cache controller of the cache checks the parity bit in regard to a tag entry, and if a hit is displayed, it checks a parity bit in regard to a corresponding data storage entry.例文帳に追加

読取りサイクルの間に、キャッシュのキャッシュコントローラは、タグエントリについてパリティビットをチェックし、ヒットが表示されると、対応するデータ記憶装置エントリについてパリティビットをチェックする。 - 特許庁

The encoding system has: an encoder which has an error correction coder for generating a systematic code and transmits a parity bit to the decoder; and the decoder guaranteed to correctly receive the parity bit.例文帳に追加

本発明の符号化システムは、組織符号を生成する誤り訂正符号化器を有し、パリティビットを復号装置に送信する符号化装置と、そのパリティビットを、正しく受信できることが保証されている復号装置とを有する。 - 特許庁

The computing unit 122 adds an one-bit parity bit D123 stored on a shift register 123 to the information bits D122-1 to D122-7 to obtain a new one-bit parity bit D124 responsible for the LDPC code for storage in the shift register 123.例文帳に追加

演算器１２２は、情報ビットD122-1乃至D122-7と、シフトレジスタ１２３に記憶された１ビットのパリティビットD123とを加算することにより、LDPC符号の新たな１ビットのパリティビットD124を求め、シフトレジスタ１２３に記憶させる。 - 特許庁

The puncturing part 106 performs decision processing as to whether only a parity bit is to be punctured according to the regularity of the arrangement of an information bit and a parity bit in each frame and performs puncturing.例文帳に追加

パンクチャリング部１０６は、フレーム毎の情報ビットとパリティビットの配置の規則性に従って、パリティビットのみパンクチャリングを行うかどうかの判断処理を行い、パンクチャリングを行う。 - 特許庁

A transmission power decision part 111 decides the transmission power of a parity bit retransmission mode from the number of bits of information bit of transmission data and of parity bit.例文帳に追加

送信電力決定部１１１は、送信データの情報ビット及びパリティビットのビット数よりパリティビット再送時の送信電力を決定する。 - 特許庁

At the time of transmission data preparation, a parity bit whose object is initial transmission part data (address + data), inverse successive transmission part data and the parity bit whose object is the inverse successive transmission part data for examining the error on a reception side are added.例文帳に追加

送信データ作成時、受信側で誤り検定するための、初送部データ（アドレス＋データ）を対象としたパリティビット、反転連送部データ及び反転連送部データを対象としたパリティビットを付加する。 - 特許庁

The eighth bit in ASCII was originally used as a parity bit for error checking.If this is not desired, it is left as 0. 例文帳に追加

ASCIIの8番目のビットはもともとは、エラーチェックのためのパリティビットとして使われていました。 しかし、これが必要ではない場面では、0としておきます。 - Gentoo Linux

DETECTION, AVOIDANCE AND/OR CORRECTION OF PROBLEMATIC PUNCTURE PATTERNS IN PARITY BIT STREAMS USED WHEN IMPLEMENTING TURBO CODES例文帳に追加

ターボ符号を実装する場合に使用するパリティビットのストリームにおける問題のあるパンクチャパターンの検出、回避および／または訂正 - 特許庁

A 2-multiplex circuit 19 skips idle bits or a parity bit to multiplex the parallel data into serial data.例文帳に追加

２多重回路１９は、空きビット又はパリティーをスキップして、並列データをシリアルデータに多重する。 - 特許庁

A high-speed interface circuit 10 converts received serial data 100 into parallel data 102 and generates a parity bit 104 of the parallel data 102.例文帳に追加

高速インタフェース回路10では、受信シリアルデータ100 をパラレルデータ102 に変換し、そのパラレルデータ102 のパリティビット104 を生成する。 - 特許庁