「S.C.K.」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Then, the frequency dividing circuit becomes operable just before the rising of the system clock signal SCK after the reset signal/RST becomes "H", and a frequency division clock signal DCK is synchronized with the system clock signal SCK.例文帳に追加

従って、リセット信号／ＲＳＴが“Ｈ”となった後、システムクロック信号ＳＣＫの立ち上がりの直前に分周回路が動作可能となり、分周クロック信号ＤＣＫはシステムクロック信号ＳＣＫに同期する。 - 特許庁

When using the system clock SCK transmitted from the video signal input processing circuit 10 as a sampling clock of the external ADC 11, phases of an input clock inputted from the external ADC 11 and the system clock SCK are compared, and the phase of the system clock SCK to be transmitted as the sampling clock is controlled.例文帳に追加

外部ＡＤＣ１１のサンプリングクロックとして映像信号入力処理回路１０から伝送したシステムクロックＳＣＫを使用する場合に、外部ＡＤＣ１１から入力する入力クロックとシステムクロックＳＣＫの位相を比較して前記サンプリングクロックとして伝送すべきシステムクロックＳＣＫの位相を制御する。 - 特許庁

A system clock generation circuit 3 having a CMOS circuit generates a system clock SCK with a frequency f1.例文帳に追加

ＣＭＯＳ回路を有するシステムクロック生成回路３は、周波数ｆ１を持つシステムクロックＳＣＫを生成する。 - 特許庁

Data are read from an optical disk 1 while operating an encoder 14 on the basis of a system clock SCK synchronized with a pit clock PCK.例文帳に追加

ピットクロックＰＣＫに同期したシステムクロックＳＣＫに基づいてエンコーダ１４を動作させながら光ディスク１からデータを読み出す。 - 特許庁

A phase comparator circuit 118 makes phase comparison of the signal C5 with the SCK, and the delay quaintly of the variable delay circuit 120 is controlled by the output 119.例文帳に追加

位相比較回路118は信号C5とＳＣＫを位相比較し、その出力119で可変遅延回路120の遅延量を制御する。 - 特許庁

A clock monitoring circuit 7 monitors relative relationship between the frequency of the system clock SCK and the frequency of the monitoring clock WCK.例文帳に追加

クロック監視回路７は、システムクロックＳＣＫの周波数と監視クロックＷＣＫの周波数との相対関係を監視する。 - 特許庁

A level decision part 301 decides the level of a received signal Srf at the timing synchronizing with a reference clock signal Sck.例文帳に追加

レベル判定部３０１において、基準クロック信号Ｓｃｋに同期したタイミングで受信信号Ｓｒｆのレベルが判定される。 - 特許庁

A communication control circuit 5 is operated by receiving the supply of the system clock SCK and performs communication with an external device through a bus communication line 2.例文帳に追加

通信制御回路５は、システムクロックＳＣＫの供給を受けて動作し、バス通信線２を通じて外部機器との通信を行う。 - 特許庁

The terminal RDB.E (SCK) is controlled by an external controller in synchronism with the chip select signal supplied to the terminal CSB.例文帳に追加

端子ＲＤＢ・Ｅ（ＳＣＫ）は、端子ＣＳＢに供給されるチップセレクト信号と同期して、外部コントローラにより制御される。 - 特許庁

The reference voltage generation circuit 70 is turned off when the SCK is inactivated, and brought into a standby state that a static consumption current is interrupted.例文帳に追加

基準電圧発生回路７０は、ＳＣＫの非活性化時にオフ状態になって、静的消費電流が遮断されるスタンバイ状態になる。 - 特許庁

The signal SA is delayed only by 1/2 cycle of the system clock signal SCK by a delay circuit and given as an operation control signal to the frequency dividing circuit.例文帳に追加

信号ＳＡは、遅延回路でシステムクロック信号ＳＣＫの１／２周期だけ遅延され、分周回路に動作制御信号として与えられる。 - 特許庁

An AD conversion part 11 executes AD conversion in accordance with a sampling clock SCK selected by the clock changeover switch 16.例文帳に追加

ＡＤ変換部１１は、クロック切替スイッチ１６で選択されたサンプリングクロックＳＣＫに従ってＡＤ変換を行う。 - 特許庁

The mask processing unit 34 masks the system clock SCK when the floating state is detected by the detection circuit 32.例文帳に追加

そして、マスク処理部３４は、検出回路３２によりフローティング状態が検出された場合に、システムクロックＳＣＫをマスクする。 - 特許庁

An LCD controller driver LSI 1 has terminals CSB, A0, WRB.R/ WB, RDB.E (SCK), and DATA.例文帳に追加

ＬＣＤコントローラ／ドライバＬＳＩ１は、端子ＣＳＢ、Ａ０、ＷＲＢ・Ｒ／ＷＢ、ＲＤＢ・Ｅ（ＳＣＫ）およびＤＡＴＡの各端子を有する。 - 特許庁

When the scan clock signal SCK (k) is supplied, the scan clock signal SCK (k) is supplied sequentially from the scan flip-flop SFF*, and thus the scan flip-flop SFF and SFF* can be properly acted as an n-bit shift register implementing sequentially the shift action from the scan flip-flop SFF*.例文帳に追加

スキャンクロック信号ＳＣＫ（ｋ）を供給する際にスキャンフリップフロップＳＦＦ＊から順にスキャンクロック信号ＳＣＫ（ｋ）を供給して、スキャンフリップフロップＳＦＦ，ＳＦＦ＊をスキャンフリップフロップＳＦＦ＊から順にシフト動作するｎビットのシフトレジスタとして機能させる。 - 特許庁

The DFFs 12A, 12B, and 12D separately output data signal R.G.B taken in at the rising timing of the clock signal SCK and the display data signal R.G.B taken at the falling timing of the clock signal SCK, to a sampling memory circuit 14.例文帳に追加

また、ＤＦＦ１２Ａ・１２Ｂ・１２Ｄは、クロック信号ＳＣＫの立ち上がりのタイミングで取り込んだ表示用データ信号Ｒ・Ｇ・Ｂと、クロック信号ＳＣＫの立ち下がりのタイミングで取り込んだ表示用データ信号Ｒ・Ｇ・Ｂとを、独立してサンプリングメモリ回路１４に出力する。 - 特許庁

Namely, the CPU 30 sends the prescribed signals (an FLM signal and an FCK signal, an SID signal and an SCK signal) composed of information for pattern control to the first and second control parts 37 to 40 through the respectively two signal wires (a signal wire for FLM/for FCK and a signal wire for SID/for SCK).例文帳に追加

即ち、第１，第２の制御部３７〜４０に対して、図柄制御を行うための情報から構成された所定信号（ＦＬＭ信号とＦＣＫ信号，ＳＩＤ信号とＳＣＫ信号）を各２本の信号線（ＦＬＭ用／ＦＣＫ用信号線，ＳＩＤ用／ＳＣＫ用信号線）を通じて伝送する。 - 特許庁

After the energy conservation mode is set by a serial data output signal SOD, the supply of a clock SCK is stopped, and when releasing the energy conservation mode, after the supply of the clock SCK is started, the energy conservation mode is released by serial data.例文帳に追加

シリアルデータ出力信号ＳＯＤで省エネルギーモードをセットした後でクロックＳＣＫの供給を停止すると共に、省エネルギーモードの解除では、クロックＳＣＫの供給を開始した後にシリアルデータで省エネルギーモードを解除する。 - 特許庁

A multiphase clock supplying circuit 50 is installed, which generates a scan clock signal SCK (k) of (n+1) arising from the clock signal SCLK for test indicating implementation of scan path test, with no overlap mutually and in sequence, to supply the generated scan clock signal SCK (k) to scan flip-flop SFF of (n-1) and one scan flip-flop SFF*.例文帳に追加

スキャンパステストの実行を示すテスト用クロック信号ＳＣＬＫから互いに重複せず順に立ち上がる（ｎ＋１）個のスキャンクロック信号ＳＣＫ（ｋ）を生成する多相クロック供給回路５０を設け、生成したスキャンクロック信号ＳＣＫ（ｋ）を（ｎ−１）個のスキャンフリップフロップＳＦＦと１個のスキャンフリップフロップＳＦＦ＊とに供給する。 - 特許庁

A logical circuit 101 transmits data inputted from another logical circuit 103 via wiring DATA 107 to a logical circuit 102 and transmits a system clock SCK via wiring DCK 115 to the logical circuit 102.例文帳に追加

論理回路101は他の論理回路103から入力したデータを配線ＤＡＴＡ107を介して論理回路102に送ると共にシステムクロックＳＣＫを配線ＤＣＫ115を介して論理回路102に送る。 - 特許庁

Address signals SAD consisting of A0-A3 constituting a row address and A4-A7 constituting a column address are inputted in serial synchronizing with a clock signal SCK.例文帳に追加

ロウアドレスを構成するＡ０〜Ａ３とカラムアドレスを構成するＡ４〜Ａ７とからなるアドレス信号ＳADが、クロック信号ＳCKに同期してシリアルに入力される。 - 特許庁

The serial data from the signal line are sequentially latched on the basis of the clock signal SCK and the latched serial data are converted into parallel data RXD 0-7 on the basis of the load signal RXLD.例文帳に追加

前記信号線からの前記シリアルデータをクロック信号ＳＣＫに対応して順次ラッチし、ラッチした前記シリアルデータをロード信号ＲＸＬＤに基づいてパラレルデータＲＸＤ０〜７に変換する。 - 特許庁

A timing recovery circuit 37 forme a sampling clock SCK in accordance with an equalization signal y(n) and the replica signal b(n) during the phase and frequency pull in.例文帳に追加

タイミングリカバリ回路３７は、位相・周波数引き込み時に等化信号ｙ（ｎ）とレプリカ信号ｂ（ｎ）とに基づいてサンプリングクロックＳＣＫを生成する。 - 特許庁

At the timing that the logic level of the latch strobe signal LS changes from the high level to a low level, the output of the clock pulse of a source clock signal SCK for performing the capture of the data is stopped.例文帳に追加

ラッチストローブ信号ＬＳの論理レベルがハイレベルからローレベルに変化するタイミングでは、データの取り込みを行うためのソースクロック信号ＳＣＫのクロックパルスの出力を停止させる。 - 特許庁

The clock monitoring circuit 7 determines a malfunction of the system clock SCK when the relative relationship is changed, so as to output a malfunction detection signal Sa.例文帳に追加

クロック監視回路７は、その相対関係が変化するとシステムクロックＳＣＫが異常であると判断し、異常検出信号Ｓａを出力する。 - 特許庁

An A-D converter 1 converts a analog video signal VI into a digital video signal in response to a sampling clock SCK, and sends it to a resolution conversion circuit 2.例文帳に追加

Ａ／Ｄ変換器１はアナログの映像信号ＶＩをサンプリングクロックＳＣＫに応答してデジタルの映像信号に変換し、解像度変換回路２に与える。 - 特許庁

When reproduced data are delayed with respect to recorded data, supply of the clock SCK to the encoder is temporarily stopped and is put into a standby until the reproduced data catch up with the recorded data.例文帳に追加

再生データが記録データに対して遅れていたとき、エンコーダへのシステムクロックＳＣＫの供給を一時的に停止して再生データが記録データに追い付くまで待機させる。 - 特許庁

The shutdown source clock signal SCK and the shutdown gate clock signal GCK are supplied to a source driver 13 and a gate driver 14 via a first selector 66.例文帳に追加

遮断時ソースクロック信号ＳＣＫ及び遮断時ゲートクロック信号ＧＣＫは、第１のセレクタ６６を介してソースドライバ１３及びゲートドライバ１４に供給される。 - 特許庁

A reset signal/RST is held by an FF 13 composing a hold circuit while synchronized with the falling of the system clock signal SCK and given as a signal SA to an FF 14a.例文帳に追加

リセット信号／ＲＳＴは、保持回路を構成するＦＦ１３にシステムクロック信号ＳＣＫの立ち下りに同期して保持され、信号ＳＡとしてＦＦ１４ａに与えられる。 - 特許庁

A digital video signal A/D converted by an external ADC 11 is fetched into a video signal input processing circuit 10 and processed to become the signal of a system for display by a system clock SCK.例文帳に追加

外部ＡＤＣ１１でＡ／Ｄ変換したディジタル映像信号を映像信号入力処理回路１０に取り込みシステムクロックＳＣＫにより表示用の方式の信号となるよう処理する。 - 特許庁

Furthermore, connections are made between the both SCK terminals and between the both WS terminals of the serial sound interfaces 1a, 1b within the integrated circuit 10.例文帳に追加

さらに、各シリアルサウンドインターフェイス１ａ，１ｂのＳＣＫ端子同士およびＷＳ端子同士が、当該集積回路１０内部において各々接続されている。 - 特許庁

A counter 37 counts clock signals SCK by the number of clocks Nd at the time of write-in of data, and makes the charge pump circuit 17 perform boosting operation making a boosting permission signal Sc as H during the counting.例文帳に追加

カウンタ３７は、データ書き込み時にクロック数Ｎｄだけクロック信号ＳCKをカウントし、その間昇圧許可信号ＳｃをＨとしてチャージポンプ回路１７に昇圧動作をさせる。 - 特許庁

The PWM value is serially transformed from the DSP 51 to a shift register 54 of 96 channels, in synchronization with a serial clock signal SCK, and the A/D value of the shift register is serially transferred to the DSP 51.例文帳に追加

シリアルクロック信号ＳＣＫに同期して、９６チャンネル分のシフトレジスタ５４に、ＤＳＰ５１からＰＷＭ値がシリアル転送されると共に、シフトレジスタ５４のＡ／Ｄ値がＤＳＰ５１にシリアル転送される。 - 特許庁

The number of reference clocks Nb counted by the counter 36 when a frequency of a clock signal SCK is equal to the reference frequency is stored in a register 38.例文帳に追加

レジスタ３８には、クロック信号ＳCKの周波数が基準周波数に等しい場合にカウンタ３６がカウントする標準クロック数Ｎｂが格納されている。 - 特許庁

Having synchronized the reproduced data and the recorded data, switching is made to the clock SCK that is synchronized with a reference clock BCK, and a reading operation is switched to a writing operation.例文帳に追加

再生データと記録データとを同期させた後、基準クロックＢＣＫに同期したシステムクロックＳＣＫに切り換えると共に、読み出し動作から書き込み動作へ切り換える。 - 特許庁

Then, the shutdown signal generation part 62 generates a shutdown source clock signal SCK and a shutdown gate clock signal GCK of which the frequencies are 10 times as high as normal frequencies.例文帳に追加

次に、遮断時信号生成部６２は、通常の１０倍の周波数とした遮断時ソースクロック信号ＳＣＫ及び遮断時ゲートクロック信号ＧＣＫを生成する。 - 特許庁

In synchronism with a serial clock signal SCK, the PWM value is serially transferred from the DSP 51 to 96 channels of shift registers 54, and also A-D values of the shift registers 54 are serially transferred to the DSP 51.例文帳に追加

シリアルクロック信号ＳＣＫに同期して、９６チャンネル分のシフトレジスタ５４に、ＤＳＰ５１からＰＷＭ値がシリアル転送されると共に、シフトレジスタ５４のＡ／Ｄ値がＤＳＰ５１にシリアル転送される。 - 特許庁

Also, a digital video signal DA to be sent from a display control circuit 200 to the source driver 300 is delayed according to the stop period of the output of the clock pulse of the source clock signal SCK.例文帳に追加

また、ソースクロック信号ＳＣＫのクロックパルスの出力の停止期間に応じて、表示制御回路２００からソースドライバ３００に送信されるデジタル映像信号ＤＡを遅延させる。 - 特許庁

An output D4 of the FF 109 is delayed by a cartable delay circuit 120, and an output D5 is set at an FF 110 in synchronism with the SCK, and an output D6 is outputted to another logical circuit 111.例文帳に追加

ＦＦ109の出力D4は可変遅延回路120にで遅延され信号D5となり、ＳＣＫに同期してＦＦ110にセットされ、その出力D6は他の論理回路111に出力される。 - 特許庁

For the period T31 between a STATE 2, a STATE 3 and a STATE 4, the source clocks SCK are sent out in order to transfer display data by making the source clock sending signal CLKON "1 (active)".例文帳に追加

ＳＴＡＴＥ２、ＳＴＡＴＥ３およびＳＴＡＴＥ４の期間Ｔ３１は、ソースクロック送出信号ＣＬＫＯＮを「１（アクティブ）」として、表示データを転送するためにソースクロックＳＣＫを送出する。 - 特許庁

The logical circuit 102 delays the signal C5 transmitted through the DCK by a distributing circuit 117 only by almost the half of the cycle of the SCK, and inputs it as a signal C6 to an FF 109, and sets data D3 at the FF 109 synchronously with the C6.例文帳に追加

論理回路102ではＤＣＫで送られた信号C5を分配回路117でＳＣＫのほぼ半周期だけ遅らせて信号C6としてＦＦ109に入力し、データD3をC6に同期してＦＦ109にセットする。 - 特許庁

The system clock signal SCK is multiplied by a multiplier part 11, and a multiplied clock signal XCK is generated and given to a shift register constituting a delay circuit and composed of FFs (flip-flop) 14a to 14d and an FF 12 constituting a frequency dividing circuit.例文帳に追加

システムクロック信号ＳＣＫは逓倍部１１で逓倍されて逓倍クロック信号ＸＣＫが生成され、遅延回路を構成するＦＦ１４ａ〜１４ｄからなるシフトレジスタと、分周回路を構成するＦＦ１２に与えられる。 - 特許庁

IN scan test mode, inspection data received by the inspection input terminal TI are held synchronously with a clock of master clock terminal MSK and are outputted from the output terminal Q synchronous with a clock of a slave clock input terminal SCK.例文帳に追加

スキャンテストモードにおいては、検査入力端子ＴＩに受けた検査データがマスタークロック端子ＭＳＫのクロックに同期して保持され、スレーブクロック入力端子ＳＣＫのクロックに同期して出力端子Ｑから出力される。 - 特許庁

The driving LSI 50A operates with a master clock MCLK, but reading of the correction data from the fast serial I/F flash memory 40A is performed on the basis of a serial clock SCK synchronized with the master clock MCLK.例文帳に追加

前記駆動ＬＳＩ５０ＡはマスタークロックＭＣＬＫによって動作するが、補正データの高速シリアルＩ／Ｆフラッシュメモリ４０Ａからの読み出しは、マスタークロックＭＣＬＫに同期したシリアルクロックＳＣＫに基づいて行われる。 - 特許庁

The sound source system is provided individually with a clock generator 84 which generates a system clock SCK to be supplied to a CPU 30 etc., through an internal bus 20 and a clock generator 85 which generates a clock ACK for waveform synthesis to be supplied to a waveform synthesizer 72 of a sound source accelerator 70.例文帳に追加

内部バス２０を介してＣＰＵ３０等へ供給するシステムクロックＳＣＫを生成するクロック発生部８４と、音源アクセラレータ７０の波形合成器７２に与える波形合成用クロックＡＣＫを生成するクロック発生部８５とを別個に設ける。 - 特許庁