「bit cell」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A second memory cell stores h-bit (h<k) data in one cell.例文帳に追加

第２メモリセルは、１セルにｈビット（ｈ＜ｋ）のデータを記憶する。 - 特許庁

A bit line pair is selected so that one bit memory cell is connected to the bit pair according to the position of a selected memory cell.例文帳に追加

選択メモリセルの位置に応じてビット線対に１ビットのメモリセルが接続されるようにビット線対を選択する。 - 特許庁

To reduce a memory cell area per bit.例文帳に追加

１ビットあたりのメモリセル面積を縮小する。 - 特許庁

cell loss process for constant bit rate traffic 例文帳に追加

固定ビット速度トラフィックにおけるセル損失過程 - コンピューター用語辞典

The memory cell is connected to the word-line and a bit-line.例文帳に追加

メモリセルは、ワード線とビット線とに接続される。 - 特許庁

MEMORY DEVICE HAVING BIT LINE EQUALIZER IN CELL ARRAY, AND METHOD FOR ARRANGING BIT LINE EQUALIZER IN CELL ARRAY例文帳に追加

セルアレイにビットライン均等化部を備えたメモリ装置及びビットライン均等化部をセルアレイに配置する方法 - 特許庁

The bit wires for respective memory cell arrays are connected to the bit wire of the other memory cell array by a connecting wire.例文帳に追加

各メモリセルアレイのビット線は、接続配線により他のメモリセルアレイのビット線に接続されている。 - 特許庁

To check a parity bit while no parity bit data line is provided between a cell buffer monitor and a cell buffer.例文帳に追加

セルバッファとの間にパリティビット用データ線を設けない状態でパリティビットのチェックを可能にする。 - 特許庁

The spare memory cell connects the pair of first bit lines of the memory cell to the pair of second bit lines of the flipped memory cell, and connects the pair of second bit lines of the memory cell to the pair of first bit lines of the flipped memory cell.例文帳に追加

予備メモリセルはメモリセルの第１ビットライン対をフリップされたメモリセルの第２ビットライン対に連結し、メモリセルの第２ビットライン対をフリップされたメモリセルの第１ビットライン対に連結するマルチポート半導体メモリ装置とした。 - 特許庁

The nonvolatile semiconductor memory includes a cell transistor, a cell bit line connected to the cell transistor, a pre-charge circuit leading to the cell bit line, a lead transistor, and a sense amplifier leading to a read bit line.例文帳に追加

不揮発性半導体メモリは、セルトランジスタと、セルトランジスタに接続されたセルビット線と、セルビット線につながるプリチャージ回路と、リードトランジスタと、リードビット線につながるセンスアンプと、を備える。 - 特許庁

The memory cell MC1 to memory cell MCm, a bit line insertion capacitance Cb1 and a bit line parasitic capacitance Ck1 are connected to the bit line BL.例文帳に追加

ビット線ＢＬには、メモリセルＭＣ１、・・・、メモリセルＭＣｍ、ビット線挿入キャパシタＣｂ１、及びビット線寄生容量Ｃｋ１が接続される。 - 特許庁

To provide a method of manufacturing a multi-bit flash memory cell capable of storing at least two-bit multi-bit information in one memory cell.例文帳に追加

一つのメモリセルに少なくとも２ビットのマルチビット情報を格納することができるマルチビットフラッシュメモリセルの製造方法を提供する。 - 特許庁

FIXED BIT RATE DATA CELL TRANSMITTER AND ITS METHOD例文帳に追加

固定ビットレートデータセル送出装置およびその方法 - 特許庁

SYSTEM FOR UTILIZING DYNAMIC REFERENCE BY TWO-BIT CELL MEMORY例文帳に追加

２ビットセルメモリにてダイナミックリファレンスを利用するシステム - 特許庁

When data of a memory cell MC are read to a bit line (a selecting bit line) BL1, a reference potential is supplied to a bit line (a reference bit line) BL2 from the cell DC.例文帳に追加

メモリセルＭＣのデータがビット線（選択ビット線）ＢＬ１に読み出されるとき、ビット線（参照ビット線）ＢＬ２には、ダミーセルＤＣから参照電位が供給される。 - 特許庁

To provide a bit cell test circuit that conducts a write and a readout test of a bit cell to be tested through simple operation, and a method of detecting a defective bit cell.例文帳に追加

簡易な動作によりテスト対象ビットセルの書き込み及び読み出しテストを実行するビットセルテスト回路及び不良ビットセル検出方法を提供すること - 特許庁

MEASUREMENT FOR THRESHOLD VOLTAGE DISTRIBUTION OF MEMORY ARRAY BIT CELL IN CIRCUIT例文帳に追加

回路内メモリ・アレイ・ビット・セル・スレシホルド電圧分布測定 - 特許庁

The bit line 14 and the bit line 16 are connected respectively with the reference cell 20 and the reference cell 30.例文帳に追加

ビット線１４およびビット線１６には、それぞれリファレンスセル２０およびリファレンスセル３０が接続されている。 - 特許庁

Namely, the bit-line and the cell plate of a memory cell capacitor are formed integrally by the cell plate 16 which is concurrently the bit-line as the same wiring layer.例文帳に追加

すなわち、同一配線層であるビット線兼用セルプレート１６によりビット線とメモリセルキャパシタのセルプレートが一体形成される。 - 特許庁

Two bit lines corresponding to every two cell units constituting each memory cell belonging to the same memory cell column constitute pairs of bit lines.例文帳に追加

同一のメモリセル列に属する各メモリセルを構成する２個ずつのセルユニットに対応する２本のビット線は、ビット線対を構成する。 - 特許庁

The multi-bit resistive memory includes a multi-bit resistive memory cell 112 and an inverted data indicator 114 that is a single-bit resistive memory cell for storing whether data stored in the multi-bit resistive memory cell is inverted.例文帳に追加

マルチビット抵抗メモリセル１１２と、マルチビット抵抗メモリセル内に記憶されたデータが反転されているかを記憶するためのシングルビット抵抗メモリセルである反転データインジケータ１１４を含む。 - 特許庁

I-bit (i<=k) data are stores in the first memory cell, and h-bit (h<i) data generated from the i-bit data are stored in the second memory cell.例文帳に追加

第１メモリセルにｉビット（ｉ＜＝ｋ）のデータを記憶し、第２メモリセルにｉビットのデータより生成されるｈビット（ｈ＜ｉ）のデータを記憶する。 - 特許庁

Bit map data adapted to each cell is generated by putting respective bit map data one over another.例文帳に追加

各ビットマップデータを重ね合わせることにより、各セルに合わせたビットマップデータを生成する。 - 特許庁

An MRAM cell array includes a memory cell group 200 and a reference cell, connected to the same bit line BL2.例文帳に追加

ＭＲＡＭセルアレイは、同じビット線ＢＬ２に接続されたメモリセルグループ２００と参照セルとを含む。 - 特許庁

To the memory cell 11, a read word line part 15, a write word line part 16 for the memory cell, a read bit line part 17 for the memory cell and a write bit line part 18 for the memory cell are added.例文帳に追加

また、メモリセル１１に対してリードワードライン部１５、メモリセルのライトワードライン部１６、メモリセルのリードビットライン部１７及びメモリセルのライトビットライン部１８を付加する。 - 特許庁

SELF-ALIGNED 1-BIT SONOS CELL AND FORMING METHOD THEREFOR例文帳に追加

自己整列型１ビットＳＯＮＯＳセル及びその形成方法 - 特許庁

The semiconductor memory device is provided with a memory cell MC and bit line sense amplifiers 7B.例文帳に追加

メモリセルＭＣと、ビット線センスアンプ７Ｂとを備える。 - 特許庁

To achieve a bit line twisted structure without increase of a cell array.例文帳に追加

セルアレイの増大なく、ビット線ツイスト構造を実現する。 - 特許庁

A semiconductor memory cell includes a bit line, a word line, a memory cell disposed at an intersection between the bit line and the word line, and a readout circuit electrically connected to the bit line.例文帳に追加

ビット線と、ワード線と、ビット線とワード線との交差部に配置されたメモリセルと、ビット線に電気的に接続された読み出し回路と、を備える。 - 特許庁

A cell decided by a bit of a row signal of logic 1 and a bit of a column signal of logic 1 is cleared.例文帳に追加

論理１の行信号のビットと論理１の列信号のビットとで定まるセルがクリアされる。 - 特許庁

The word lines (110) cross the bit lines (120) at memory cell locations (130) and are coextensive with the bit lines (120) at crossing points.例文帳に追加

ワードライン(110)は、メモリセル位置(130)でビットライン(120)と交差し、交点においてビットライン(120)と同延にある。 - 特許庁

The reduced area memory cell circuit includes: word lines relating to each bit line of a set of bit lines, a first word line for selecting a subset of the set of bit lines, a second word line for selecting a bit line of the subset of bit lines, and a memory cell for storing a bit value on the selected bit line.例文帳に追加

減少された面積のメモリセル回路は、ビット線の組みの各ビット線に関連するワード線と、ビット線の組みのサブセットを選択する第１のワード線と、ビット線のサブセットの１つのビット線を選択する第２のワード線と、選択されたビット線上のビット値を格納するメモリセルを有する。 - 特許庁

MULTI-BIT MEMORY CELL, AND SEMICONDUCTOR DEVICE WITH TEMPERATURE BUDGET SENSOR例文帳に追加

マルチビットメモリセルおよび温度バジェットセンサを備えた半導体デバイス - 特許庁

To provide a magnetic RAM having a multi-bit cell array structure.例文帳に追加

マルチビットセルアレイ構造を持つマグネチックＲＡＭを提供する。 - 特許庁

BIT CELL ARRAY FOR PREVENTING COUPLING PHENOMENON IN READ-ONLY MEMORY例文帳に追加

リードオンリーメモリでのカップリング現象を防止するためのビットセルアレイ - 特許庁

To provide a memory device having bit line equalizer in a cell array, and a method for arranging a bit line equalizer in a cell array.例文帳に追加

セルアレイにビットライン均等化部を備えたメモリ装置及びビットライン均等化部をセルアレイに配置する方法を提供する。 - 特許庁

To provide a bit line decoder scheme selecting one memory cell comprising two storage site in a dual bit memory cell array.例文帳に追加

デュアルビット・メモリ・セルのアレーで２つの記憶サイトを含む１つのメモリ・セルを選択するビット線デコーダ構造を提供すること。 - 特許庁

An integrated circuit includes an OTP memory cell and a sense amplifier 20 coupled to the memory cell via a first bit line and a second bit line.例文帳に追加

集積回路は、ＯＴＰメモリセルと、第１および第２ビット線を介してメモリセルに接続されたセンスアンプ２０とを備える。 - 特許庁

The bit line group 43-1 corresponds to the sub-cell array 41-1, and the bit line group 43-2 corresponds to the sub-cell array 41-2.例文帳に追加

ビット線群４３−１はサブセルアレイ４１−１に対応し、ビット線群４３−２はサブセルアレイ４１−２に対応する。 - 特許庁

INTEGRATED CIRCUIT HAVING MEMORY CELL STORING DATA BIT AND METHOD FOR WRITING WRITE-IN DATA BIT IN MEMORY CELL IN INTEGRATED CIRCUIT例文帳に追加

データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法 - 特許庁

The diffusion layer B at the side of the memory cell M2 is connected to the bit lines 23, 24, which are different from a bit line whereto the memory cell M1 is connected.例文帳に追加

メモリセルＭ２側の拡散層Ｂは、メモリセルＭ１が接続されるビット線とは異なるビット線２３，２４に接続される。 - 特許庁

Address regions constituting respectively a binary mode memory cell in which one memory cell stores data of one bit and a multi-valued mode memory cell in which one memory cell stores multi-bit data are fixedly decided.例文帳に追加

１つのメモリセルが１ビットのデータを記憶する２値モードメモリセルと１つのメモリセルが多ビットデータを記憶する多値モードメモリセルを、それぞれ構成するアドレス領域を固定的に定める。 - 特許庁

For example, when the memory cell M1 is read, a bit line linked to the memory cell M1 is precharged to Vsr, a bit line linked to the memory cell M2 is grounded and the memory cell M2 is set turned 'on' at all times.例文帳に追加

例えば、メモリセルＭ１の読み出し時、メモリセルＭ１に繋がるビット線をＶｓｒにプリチャージし、メモリセルＭ２に繋がるビット線を接地し、メモリセルＭ２を常にオン状態にする。 - 特許庁

By a bit line switch, a plurality of bit lines connected to memory cells of each memory cell array area are connected to a shared bit line formed in the memory cell array area.例文帳に追加

ビット線スイッチは、各メモリセルアレイ領域のメモリセルにそれぞれ接続される複数のビット線を、メモリセルアレイ領域に形成された共有ビット線にそれぞれ接続する。 - 特許庁

To provide an interface circuit which memorizes data which contains a parity bit even if a defective cell is in the parity bit cell of a memory cell array; and to provide a parity bit allocation method and a semiconductor memory.例文帳に追加

メモリセルアレイ中のパリティビットセルに不良セルがあってもパリティビットを含むデータを記憶することができるインターフェース回路、パリティビット割付方法及び半導体記憶装置を提供する。 - 特許庁