「ck1」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Next, CK1 is set at the L level, so that the TFTs 101 and 103 are turned off.例文帳に追加

次にＣＫ１がＬレベルとなり、ＴＦＴ１０１、１０３がＯＦＦする。 - 特許庁

In this state, when a signal CK1 is varied to a high level, as a signal -CK1 is a low level, a n-MOS 204 is turned off, a level of the signal CK1 is outputted almost as it is as an output signal OUTk.例文帳に追加

この状態で、信号ＣＫ１がハイレベルに変化したとき、信号¬ＣＫ１がローレベルのためにｎ−ＭＯＳ２０４がオフし、信号ＣＫ１のレベルがほぼそのまま出力信号ＯＵＴｋとして出力される。 - 特許庁

When the period of time of the transfer signal CK1(CK2) being "L" and other transfer signal CK2(CK1) being "L" is the light cycle, the shift length of the output timing in the transfer signals CK1 and CK2 to each group is within the light cycle at the maximum.例文帳に追加

転送信号ＣＫ１(ＣＫ２)が「Ｌ」となってから他方の転送信号ＣＫ２(ＣＫ１)が「Ｌ」になるまでの期間を点灯周期としたとき、各グループに対する転送信号ＣＫ１、ＣＫ２の出力タイミングのずれ量は、最大で点灯周期以内とする。 - 特許庁

A frequency dividing circuit divides the first clock signals CK1 to generate second clock signals CK2.例文帳に追加

分周回路は第１クロック信号ＣＫ１を分周して第２クロック信号ＣＫ２を生成する。 - 特許庁

The read channel circuit 21 generates a clock CK1 based on data read from the DVD.例文帳に追加

リードチャネル回路２１は、ＤＶＤから読み出されたデータに基づいてクロックＣＫ１を生成する。 - 特許庁

A digital filter 14 operates on the basis of a first clock CK1 having a first frequency f1.例文帳に追加

デジタルフィルタ１４は、第１周波数ｆ１の第１クロックＣＫ１にもとづいて動作する。 - 特許庁

A first clock CK1 is frequency-divided by a frequency-dividing circuit 20, and an original clock S1A is outputted.例文帳に追加

第１のクロックＣＫ１は分周回路２０によって分周され、原クロックＳ１Ａとなる。 - 特許庁

A monitor unit Uk is provided for each block composed of battery cells Ck1 to Ck8.例文帳に追加

電池セルＣｋ１〜Ｃｋ８によって構成されるブロック毎に監視ユニットＵｋが設けられる。 - 特許庁

External synchronization oscillators 52, 62 receive the synchronization clock signals CK1, CK2 from the outside and generate external synchronization cycle signals CT_-EXT/CTP_-EXT, BCT_-EXT which are in synchronization with the clock signal CK1.例文帳に追加

外部同期発振器（５２、６２）は、外部からの同期クロック信号（ＣＫ１、ＣＫ２）を受け、クロック信号ＣＫ１と同期した外部同期周期信号（ＣＴ＿ＥＸＴ／ＣＴＰ＿ＥＸＴ、ＢＣＴ＿ＥＸＴ）を生成する。 - 特許庁

Thus, while the level of a signal CK1 is high, an output signal OUT1 which is nearly equal to the level of the signal CK1 is outputted from an output terminal OT1.例文帳に追加

このため、信号ＣＫ１がハイレベルとなっている間、信号ＣＫ１のレベルとほぼ等しい出力信号ＯＵＴ１が出力端子ＯＴ１から出力される。 - 特許庁

Thus, an output signal OUT1 having an approximately equal level to that of the level of a signal CK1 is outputted from an output terminal OT1 while the signal CK1 is kept at a high level.例文帳に追加

このため、信号ＣＫ１がハイレベルとなっている間、信号ＣＫ１のレベルとほぼ等しい出力信号ＯＵＴ１が出力端子ＯＴ１から出力される。 - 特許庁

Next, when a clock signal CK1 or CK2 (a phase of the CK1 is different from that of CK2 by 180 degrees) supplied to a drain of the TFT 22 is varied to a high level, this level is outputted as an output signal of the stage.例文帳に追加

次に、ＴＦＴ２２のドレインに供給されるクロック信号ＣＫ１またはＣＫ２（ＣＫ１とＣＫ２は、位相が１８０°異なる）がハイレベルに変化すると、これが当該段の出力信号として出力される。 - 特許庁

If an operation control signal EN is provided, a frequency dividing clock generator 10 outputs a clock signal CK1 having the same frequency as that of a reference clock signal CK and clock signals CK2-CK5 obtained by frequency-dividing the signal CK1 into 1/2, 1/4 and so forth.例文帳に追加

動作制御信号ＥＮが与えられると、分周クロック生成部１０から、基準クロック信号ＣＫと同じ周波数のクロック信号ＣＫ１とこれを１／２，１／４，…に分周したクロック信号ＣＫ２〜ＣＫ５が出力される。 - 特許庁

The skew control circuit 10 includes a delay circuit 30 which outputs a clock delaying the clock CK1 as the clock CK2, and a delay control circuit 20 which receives a clock CK3, corresponding to any one of the multi-phase clocks and controls the delay time of the clock CK2, with respect to the clock CK1 so as to phase match those of the clocks CK1 and CK3.例文帳に追加

スキュー調整回路１０は、クロックＣＫ１を遅延させたクロックをクロックＣＫ２として出力する遅延回路３０と、多相クロックのいずれかに対応するクロックＣＫ３を受け、クロックＣＫ１とＣＫ３の位相が一致するように、クロックＣＫ１に対するクロックＣＫ２の遅延時間を調整する遅延調整回路２０を含む。 - 特許庁

When the SP becomes Lo, the CK becomes Lo and the CK1 becomes the H level, the potential of the output unit (Out) again becomes the L level.例文帳に追加

ＳＰがＬｏ、ＣＫ３がＬｏ、ＣＫ１がＨレベルになると、信号出力部(Ｏｕｔ)の電位は再びＬレベルとなる。 - 特許庁

Since LO1=1 in a clock signal TCK1 in the figure (A), a waveform on the capture side of a clock signal CK1 is masked.例文帳に追加

（Ａ）のクロック信号ＴＣＫ１は、ＬＯ１＝１であるため、クロック信号ＣＫ１のキャプチャ側の波形がマスクされる。 - 特許庁

An address buffer 8 has a latch circuit and is controlled by an internal clock CK1 obtained from a clock buffer 4.例文帳に追加

アドレスバッファ８はラッチ回路を有し、クロックバッファ４から得られる内部クロックＣＫ１により制御される。 - 特許庁

A selection means 41 selects one synchronous clock between the first synchronous clock CK1 and the second synchronous clock CK2.例文帳に追加

選択手段４１は、前記第１同期クロックＣＫ１及び前記第２同期クロックＣＫ２のうち一方の同期クロックを選択する。 - 特許庁

A comparator 13 outputs EN1 in a period wherein the AD1 is the negative value or when the CK1 is not less than Q.例文帳に追加

コンパレータ１３で、ＡＤ１が負の値の期間又はＣＫ１がＱ以上の際にＥＮ１を出力する。 - 特許庁

A clock signal generating circuit 14 generates a first clock signal CK1 and a second clock signal CK2 based on the compared results.例文帳に追加

クロック信号発生回路１４は比較結果に基づいて、第１クロック信号ＣＫ１及び第２クロック信号ＣＫ２を生成する。 - 特許庁

Corresponding to 'L' and 'H' of an input signal DT, clock signals CK1 and CK2 are selected by a selector 14.例文帳に追加

入力信号ＤＴの“Ｌ”，“Ｈ”に応じて、セレクタ１４でクロック信号ＣＫ１，ＣＫ２が選択される。 - 特許庁

In addition, the selection circuit 3 outputs an external clock CK1 to each part of the circuit after a register 12 is set by a switching signal from the outside.例文帳に追加

また、選択回路３は、外部からの切替信号によってレジスタ１２がセットされた後は、外部クロックＣＫ１を回路各部へ出力する。 - 特許庁

A first clock CK1 being fed to a device 1 under test is taken from a clock input terminal 20a.例文帳に追加

被測定デバイス１に供給されている第１クロックＣＫ１をクロック入力端子２０ａから受け入れる。 - 特許庁

A register 21 samples a data signal D at the timing of a clock signal CK1 and outputs a read data signal RD.例文帳に追加

レジスタ２１は、データ信号Ｄをクロック信号ＣＫ１のタイミンングで取り込み、リードデータ信号ＲＤを出力する。 - 特許庁

The functional blocks 1, 2 and 3 have clock buffers CK1, CK2 and CK3, respectively.例文帳に追加

機能ブロック１、機能ブロック２および機能ブロック３は、それぞれクロックバッファＣＫ１、ＣＫ２およびＣＫ３を有する。 - 特許庁

The FF 101 and the FF 102 have clock terminals CK1, CK2, and fetches a clock signal clk.例文帳に追加

ＦＦ１０１およびＦＦ１０２は、クロック端子ＣＫ１，ＣＫ２を有しており、クロック信号ｃｌｋを取り込む。 - 特許庁

A second flip flop 12 synchronizes the signal S1B with the first clock CK1, and outputs a new clock S1C.例文帳に追加

第２のフリップフロップ１２は、信号Ｓ１Ｂを第１のクロックＣＫ１に同期させて、新たなクロックＳ１Ｃとして出力する。 - 特許庁

When the state of a first clock signal CK1 is changed, the amplifiers Ad1 and Ad2 each output signals.例文帳に追加

ここで、第１のクロック信号ＣＫ１の状態が切り替わる時には各ダミーアンプＡｄ１、Ａｄ２に信号を出力させる。 - 特許庁

The PLL 11 for resolution conversion receives a clock signal CK1 to generate a clock signal CK2 of a frequency after resolution conversion.例文帳に追加

解像度変換用ＰＬＬ１１は、クロック信号ＣＫ１を受け、解像度変換後の周波数のクロック信号ＣＫ２を生成する。 - 特許庁

A system clock signal CK1 is divided by a first counter 11 and a sampling clock signal CK3 at a prescribed frequency is generated.例文帳に追加

第１のカウンタ11はシステムクロック信号ＣＫ１を分周し所定周波数のサンプリングクロック信号ＣＫ３を出力する。 - 特許庁

When a signal CK1 is made the high level, this signal is outputted as an output signal OUTk through a TFT 25.例文帳に追加

信号ＣＫ１がハイレベルとなると、これがＴＦＴ２５を介して出力信号ＯＵＴｋとして出力される。 - 特許庁

Upon the input of the H level to CK1, TFTs 101 and 103 are turned on to fix the potential of a signal output portion Out at the L level.例文帳に追加

ＴＦＴ１０１、１０３は、ＣＫ１にＨレベルが入力されてＯＮし、信号出力部Ｏｕｔの電位がＬレベルに確定される。 - 特許庁

A first image processing section 902 collects the packed pixel data and delays it by N clocks at a first clock CK1.例文帳に追加

第１の画像処理部９０２は、この４画素パッキングされた画素データを纏めて第１クロックＣＫ１でＮクロック分遅延させる。 - 特許庁

A recover latch 130 operates in compliance with a delayed clock ck1 whose phase is delayed with respect to the basic clock ck0.例文帳に追加

リカバーラッチ１３０は基本クロックｃｋ０よりも位相が遅延した遅延クロックｃｋ１に従って動作する。 - 特許庁

A frequency dividing counter 12 performs P frequency division of the CK only in a period wherein the AD1 is the positive value, and outputs a count value CK1.例文帳に追加

分周カウンタ１２で、ＡＤ１が正の値の期間のみＣＫをＰ分周し、カウント値ＣＫ１を出力する。 - 特許庁

The TFTs 101, 103 are each turned on after an H level is input to a CK1, and a potential of a signal outputting unit (Out) is determined to an L level.例文帳に追加

ＴＦＴ１０１、１０３は、ＣＫ１にＨレベルが入力されてＯＮし、信号出力部(Ｏｕｔ)の電位がＬレベルに確定される。 - 特許庁

The TFTs 101, 103 input an H level signal at a CK1 line, and turn on so that the potential of a signal output unit (Out) is established to an L level.例文帳に追加

ＴＦＴ１０１、１０３は、ＣＫ１にＨレベルが入力されてＯＮし、信号出力部(Ｏｕｔ)の電位がＬレベルに確定される。 - 特許庁

When input data DI is synchronized with a clock signal CK1 to be written in a flip flop 107, the value of the flag signal F1 is reversed.例文帳に追加

入力データＤＩがクロック信号ＣＫ１に同期してフリップフロップ１０７に書き込まれる時、フラグ信号Ｆ１の値が反転する。 - 特許庁

Thus, a lag time for the data path in combined circuits 2, 11 is reduced by a lag time for the clock signal CK1.例文帳に追加

これにより、組み合わせ回路２，１１におけるデータパスの遅延時間は、クロック信号ＣＫ１の遅延時間だけ緩和される。 - 特許庁

When SP is set at the Lo level, CK3 is set at the Lo level, and CK1 is set at the H level, the potential of the signal output portion Out comes to be at the L level again.例文帳に追加

ＳＰがＬｏ、ＣＫ３がＬｏ、ＣＫ１がＨレベルになると、信号出力部Ｏｕｔの電位は再びＬレベルとなる。 - 特許庁

An output timing timer 42 and a multiplier 43 calculate input/output time on the basis of output timing signals CK' and the input timing signal CK1, and the input/output time is multiplied by an oversampling multiple W to obtain a multiplication result.例文帳に追加

出力タイミングタイマ４２及び乗算器４３は、出力タイミング信号CK'と入力タイミング信号CK1とに基づき、入力／出力時間を算出し、この入力／出力時間とオーバサンプリング倍数Wとを乗算して乗算結果を求める。 - 特許庁

Each of the multi-stage shift register unit circuits 14 includes a transistor Tr3 to which a CK1 signal is input to one of a source (S) or a drain (D), and a CK2 signal obtained by substantially inverting the CK1 signal is input to a gate.例文帳に追加

また、複数段のシフトレジスタ単位回路１４の各々は、ＣＫ１信号がソース（Ｓ）またはドレイン（Ｄ）のうち一方に入力され、ＣＫ１信号を略反転したＣＫ２信号がゲートに入力されるトランジスタＴｒ３を含む。 - 特許庁

An input selection circuit 1 makes a selection as to whcih of input clocks CK1, CK2, CK3 received from an external device is to be given to an input frequency counter circuit 5 and a 1/N counter 2 on the basis of a selection signal G.例文帳に追加

入力選択回路1は、図示しない外部装置から入力される入力クロックCK1,入力クロックCK2及び入力クロックCK3のいずれを、入力周波数計数回路5及び1/Nカウンタ2へ出力するかの選択を選択信号Gに基づいて行う。 - 特許庁

Each time when a pulse 206 is inputted, a clock controller 26 determines the amounts of delay of the clock CK1 of an A/D conversion portion 20 and the clock CK2 of a latch driver 22 from an input clock CLK respectively, and adjusts the clock skews of the clocks CK1 and CK2.例文帳に追加

クロック制御部２６は、パルス２０６が入力される毎に、Ａ／Ｄ変換部２０のクロックＣＫ１とラッチ・ドライバ２２のクロックＣＫ２それぞれについて、入力クロックＣＬＫに対する遅延量を決定し、クロックＣＫ１とＣＫ２のクロックスキューを調整する。 - 特許庁

Excess and deficiency of data H of upper "N-M" bits counted by the low speed clock CK2 to a count value by the high speed clock CK1 regarding a count operation valid period TEN are corrected by data L of lower M bits counted by the high speed clock CK1.例文帳に追加

カウント動作有効期間ＴENに関する高速クロックＣＫ１でのカウント値に対する、低速クロックＣＫ２でカウントされた上位“Ｎ−Ｍ”ビットのデータＨの過不足分を、高速クロックＣＫ１でカウントされた下位ＭビットのデータＬで修正する。 - 特許庁