「delay lock loop」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

DELAY CIRCUIT AND DELAY LOCK LOOP DEVICE例文帳に追加

遅延回路と遅延同期ループ装置 - 特許庁

WIDEBAND DELAY LOCK LOOP CIRCUIT例文帳に追加

広帯域遅延ロックループ回路 - 特許庁

CORRELATOR AND DELAY LOCK LOOP CIRCUIT例文帳に追加

相関器および遅延ロックループ回路 - 特許庁

DELAY LOCK LOOP, AND DELAY CHAIN SETTING METHOD例文帳に追加

遅延ロックループ、および、遅延鎖の設定方法 - 特許庁

DELAY LOCK LOOP IN SEMICONDUCTOR STORAGE ELEMENT AND ITS LOCK METHOD例文帳に追加

半導体記憶素子におけるディレイロックループ及びそのロック方法 - 特許庁

DELAY LOCK LOOP CIRCUIT, VARIABLE DELAY CIRCUIT, AND RECORDING SIGNAL COMPENSATION CIRCUIT例文帳に追加

ディレイロックループ回路、可変遅延回路および記録信号補償回路 - 特許庁

SEMICONDUCTOR DEVICE EQUIPPED WITH REGISTER CONTROL DELAY LOCK LOOP例文帳に追加

レジスタ制御ディレイロックループを備えた半導体デバイス - 特許庁

CIRCUIT WITH DELAY LOCK LOOP AND PULSE GENERATING METHOD例文帳に追加

遅延ロックループを備えた回路およびパルス発生方法 - 特許庁

To provide a hybrid delay lock loop where excellent tracking accuracy by a 1st delay lock loop is compatible with wideness of a synchronization maintenance range of a 2nd delay lock loop.例文帳に追加

第１の遅延ロックループの追跡精度の良さと第２の遅延ロックループの同期保持範囲の広さを併有する混成遅延ロックループを提供することにある。 - 特許庁

DEVICE AND METHOD FOR SHORTENING INITIAL LOCK TIME OF FIXED DELAY LOOP例文帳に追加

遅延固定ル—プの初期ロックタイム短縮装置及び方法 - 特許庁

SEMICONDUCTOR DEVICE CAPABLE OF USING INFORMATION ON DELAY LOCK STATE OF DELAY LOCKED LOOP例文帳に追加

ディレイロックループのディレイロック状態の情報の使用が可能な半導体素子 - 特許庁

A delay lock loop circuit includes a phase change circuit, a delay line circuit and delay control circuit.例文帳に追加

遅延ロックループ回路は、位相変更回路と、遅延線回路と、遅延制御回路とを具備する。 - 特許庁

REGISTER CONTROL DELAY LOCK LOOP, AND SEMICONDUCTOR DEVICE PROVIDE WITH IT例文帳に追加

レジスタ制御ディレイロックループ及びそれを備えた半導体デバイス - 特許庁

DEVICE AND METHOD FOR DETECTING DELAY TROUBLE FOR PHASE LOCK LOOP CIRCUIT例文帳に追加

フェーズロックループ回路の遅延故障検出装置及び方法 - 特許庁

REGISTER CONTROL DELAY LOCK LOOP, AND SEMICONDUCTOR MEMORY DEVICE PROVIDED WITH THE SAME例文帳に追加

レジスタ制御ディレイロックループ及びそれを備えた半導体メモリデバイス - 特許庁

A closed loop delay line system (700) includes a phase lock loop, that provides a phase lock output signal (715).例文帳に追加

閉ループ遅延線システム（７００）はフェーズロック出力信号（７１５）を供給するフェーズロックループを有している。 - 特許庁

To provide a semiconductor device capable of using information of a delay lock state by detecting the delay lock state of a delay locked loop having hierarchical delay lines.例文帳に追加

階層的遅延ラインを有するディレイロックループのディレイロック状態を検出し、ディレイロック状態の情報の使用が可能な半導体素子を提供する。 - 特許庁

To provide a semiconductor device capable of using information of a delay lock state by detecting the delay lock state of a delay locked loop having hierarchical delay lines.例文帳に追加

階層的遅延ラインを有するディレイロックループのディレイロック状態を検出し、ディレイロック状態の情報の使用が可能な半導体素子を提供する。 - 特許庁

CIRCUIT AND METHOD FOR PREVENTING FALSE LOCK AND DELAY LOCKED LOOP USING THE SAME例文帳に追加

誤ロック防止回路、防止方法及びそれを利用した遅延ロックループ - 特許庁

To provide a delay-locked loop circuit capable of avoiding a harmonic lock state and a dead lock state.例文帳に追加

ハーモニックロック状態とデッドロック状態とを回避できる遅延同期ループ回路を提供する。 - 特許庁

DIGITAL PHASE CONTROL METHOD, DIGITAL PHASE CONTROL CIRCUIT AND DELAY LOCK LOOP例文帳に追加

デジタル位相制御方法及びデジタル位相制御回路並びに遅延ロックループ - 特許庁

To provide a register control delay lock loop(DLL) which can decrease the number of unit delay elements of a delay line for compensating delay.例文帳に追加

遅延を補償するための遅延ラインの単位遅延素子の数を減らすことのできるレジスタ制御ディレイロックループ（ＤＬＬ）を提供する。 - 特許庁

To provide a delay lock loop circuit which can be achieved, without having to enlarge the circuit area.例文帳に追加

回路面積を大きくすることなく、遅延ロックループ回路を提供すること - 特許庁

DELAY LOCK LOOP CIRCUIT, TIMING GENERATOR, SEMICONDUCTOR TEST APPARATUS, SEMICONDUCTOR INTEGRATED CIRCUIT, AND DELAY AMOUNT CALIBRATION METHOD例文帳に追加

遅延ロックループ回路、タイミング発生器、半導体試験装置、半導体集積回路及び遅延量校正方法 - 特許庁

To provide a delay locked loop (DLL) circuit which can lock a phase more speedily.例文帳に追加

位相同期をより迅速に行うことのできるディレイロックドループ（ＤＬＬ）回路を提供する。 - 特許庁

To provide a device and a method for detecting a delay trouble of a phase lock loop circuit.例文帳に追加

フェーズロックループ回路の遅延故障を検出する方法及び装置を提供する。 - 特許庁

To provide a delay lock loop circuit with a smaller circuit area and a semiconductor integration circuit device installed with the delay lock loop circuit, which address a wide frequency band from a low frequency to a high frequency.例文帳に追加

低い周波数から高い周波数までの幅広い周波数帯域に対応して、回路面積の小さい遅延ロックループ回路、その遅延ロックループ回路を搭載する半導体集積回路装置を提供する。 - 特許庁

The delay lock loop in a DDR DRAM is locked by the external clock signals and generates internal interleaved clock signals.例文帳に追加

ＤＤＲ ＤＲＡＭ内の遅延ロックループは、外部クロック信号にロックされ、内部インタリーブクロック信号を発生させる。 - 特許庁

To provide a delay lock loop circuit which can stably obtain a fine delay amount, independently of the variation of the temperature and the power source voltage or the variation of a delay amount due to the process conditions and so forth.例文帳に追加

温度および電源電圧の変動やプロセス条件等によるディレイ量の変動にかかわらず、微少な遅延量を安定的に得ることを可能にするディレイロックループ回路を提供する。 - 特許庁

The delay lock loop includes an input section (9), serial connection delay cells (30, 50, 70, 90) and an output section (10) and in the output section, a signal (Prestrobe) delayed just for a delay time (Tk) is supplied by a delay chain (1).例文帳に追加

遅延ロックループは、入力部（９）と直列接続遅延セル（３０，５０，７０，９０）と出力部（１０）とを有し、出力部では、遅延鎖（１）により遅延時間（Ｔｋ）だけ遅延された信号（ＰｒｅＳｔｒｏｂｅ）が供給される。 - 特許庁

A transmission timing generator used in a transmit data path includes a high-frequency clock generator such as a phase lock loop and a delay lock loop or the like equipped with an input for receiving an oscillator or a base clock input.例文帳に追加

送信データ経路において使用する送信タイミング発生器が、オシレータ又は基準クロック入力を受取るための入力を具備しているフェーズロックループ又は遅延ロックループ等の高周波数クロック発生器を包含している。 - 特許庁

The phase comparator outputs a lock detection signal when the phase difference is converged at a predetermined value, and the lock detection signal is input to a loop filter 104 via a delay circuit 107.例文帳に追加

位相比較器１０２では位相差が所定値に収束した時点でロック検出信号を出力し、ロック検出信号は遅延回路１０７を経由してループフィルタ１０４へ入力する。 - 特許庁

To provide a semiconductor device equipped with a register control delay lock loop (DLL) capable of reducing current consumption caused by unnecessary toggling of DLL clock.例文帳に追加

ＤＬＬクロックの無用なトグリングによる電流の消耗を低減することができるレジスタ制御ディレイロックループを備えた半導体デバイスを提供する。 - 特許庁

A time interval when the phase lock loop circuit 52 stays in an oscillation frequency condition is compared with a time interval when the loop 52 in the absence of a delay trouble stays in an oscillation frequency condition to detect the delay trouble.例文帳に追加

そして、上記フェーズロックループ回路がある発振周波数状態に滞在している時間間隔と遅延故障が存在しないフェーズロックループ回路のある発振周波数状態に滞在している時間間隔とを比較することにより遅延故障を検出する。 - 特許庁

To provide a register control delay lock loop in which current consumption caused by needless toggling of a DLL clock can be reduced and a semiconductor device provided with it.例文帳に追加

ＤＬＬクロックの無用なトグリングによる電流の消耗を低減することができるレジスタ制御ディレイロックループ及びそれを備えた半導体デバイスを提供する。 - 特許庁

According to these two signals, a charge pump circuit (30) carries out push operation (or pull operation) to a loop filter (40) from the rising (or falling) of the reference clock signal to the change of the delay clock signal, and carries out pull operation (or push operation) from the change of delay lock signal to the rising (or falling) of the reference clock signal.例文帳に追加

チャージポンプ回路（３０）は、ループフィルタ（４０）に対して、これら二つの信号に従って、基準クロック信号の立ち上がり（又は立ち下がり）から遅延クロック信号の変化までの間プッシュ動作（又はプル動作）を、遅延クロック信号の変化から基準クロック信号の立ち下がり（又は立ち上がり）までの間プル動作（又はプッシュ動作）を行う。 - 特許庁

To provide a compact synchronization tracing circuit having characteristics of low power consumption and a small area even when the delay lock loop synchronization tracing circuit tracing synchronization of a spread spectrum base band analog reception signal is configured with an analog circuit coping with variable PN code length.例文帳に追加

スペクトル拡散されたベースバンドアナログ受信信号に対して同期追跡を行う遅延ロックループ同期追跡回路をアナログ回路を用いて構成する場合に、ＰＮ符号長可変に対応させた場合においてもコンパクトで、低消費電力化および小面積化可能な同期追跡回路を提供する。 - 特許庁

To reduce the development costs of a clock generation circuit CG and a synchronous DRAM or the like for mounting it and to shorten the development period by realizing the clock generation circuit CG whose basic constituting element is a DLL(delay locked loop) circuit provided with sufficiently high frequency accuracy and a sufficiently short lock-in cycle and provided with a wide movable frequency band.例文帳に追加

ＤＬＬ回路を基本構成要素とし、充分に高い周波数精度と充分に短いロックインサイクルとを有し、かつ広帯域の可動周波数帯域を有するクロック発生回路ＣＧを実現して、クロック発生回路ＣＧ及びこれを搭載するシンクロナスＤＲＡＭ等の開発費用を削減し、その開発期間を短縮する。 - 特許庁

The semiconductor device having a register control delay lock loop and an internal circuit using a DLL clock outputted from it is provided with a means for generating a clock-enable signal enabling and disabling the DLL clock applied to the internal circuit responding to an activation signal and a non-activation signal for the semiconductor device.例文帳に追加

レジスタ制御ディレイロックループ及びそこから出力されたＤＬＬクロックを用いる内部回路を備えた半導体デバイスにおいて、半導体デバイスに対する作動信号及び非作動信号に応答して、内部回路に印加されるＤＬＬクロックをイネーブルしたりディスエーブルしたりするクロックイネーブル信号を生成する手段を備える。 - 特許庁

A correlation unit used for a synchronization tracing circuit in the delay lock loop synchronization tracing circuit for spread spectrum communication is configured with integration quantization correlation units 11-13 each consisting of an analog multiplier, an analog adder, an analog integration device, a comparator, a D/A converter and a adder so as to attain compactness, to reduce power consumption and to make the area of the circuit small.例文帳に追加

スペクトル拡散通信において利用される遅延ロックループ同期追跡回路において、上記同期追跡回路で用いられる相関器を、アナログ乗算器、アナログ加算器、アナログ積分器、比較器、Ｄ／Ａ変換器およびデジタル加算器から構成される積分量子化相関器を用いて構成することにより、コンパクト化、低消費電力化および小回路面積化を可能にした。 - 特許庁