「flip clock」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A clock distribution path is connected from a clock branch point to the first flip-flop through the first clock terminal, and to the second flip-flop through the second clock terminal.例文帳に追加

クロック分配経路は、クロック分岐点から、第１クロック端子を通して第１フリップフロップへつながり、且つ、第２クロック端子を通して第２フリップフロップへつながる。 - 特許庁

The dot clock from the clock delay 22 is made into a D input of the D flip-flop 23.例文帳に追加

クロックディレイ２２からのドットクロックをＤフリップフロップ２３のＤ入力とする。 - 特許庁

The flip-flop FF2 generates a clock having a low frequency divided into sixteenth the clock outputted by the flip-flop FF1.例文帳に追加

フリップフロップＦＦ２は、フリップフロップＦＦ１が出力するクロックを１６分周した周波数の低いクロックを発生する。 - 特許庁

Also, the flip-flops FF1 to FF3 apply 1/5-frequency division to a clock inputted to the clock terminal by feedbacking the output of the flip-flop FF2 to the flip-flop of the first stage.例文帳に追加

また、フリップフロップＦＦ２の出力が１段目のフリップフロップにフィードバックされることによってクロック端子に入力されるクロックを５分周する。 - 特許庁

A flip-flop 31 fetches an output of the flip- flop 30 at a leading edge of a clock B and a flip-flop 33 fetches the output at a trailing edge of the clock B.例文帳に追加

フリップフロップ３０の出力を、フリップフロップ３１は、クロックＢの立ち上がりエッジで取り込み、フリップフロップ３２は、クロックＢの立ち下がりエッジで取り込む。 - 特許庁

The double clock extraction circuit, the clock mask circuit, and the scan flip-flop are provided, corresponding to the plurality of the clock domains.例文帳に追加

ダブルクロック抽出回路と、クロックマスク回路と、スキャンフリップフロップとは、複数のクロックドメインに対応して設けられる。 - 特許庁

A first block includes a first clock terminal and a first flip-flop while a second block includes a second clock terminal and a second flip-flop.例文帳に追加

第１ブロックは、第１クロック端子と第１フリップフロップを有し、第２ブロックは、第２クロック端子と第２フリップフロップを有する。 - 特許庁

This output becomes a clock input of a D flip-flop 23.例文帳に追加

この出力をＤフリップフロップ２３のクロック入力とする。 - 特許庁

A clock CLK is applied to the first delay flip flop 51 and an inverted clock *CLK is applied to the second delay flip flop 52.例文帳に追加

第１の遅延フリップフロップ５１にはクロックＣＬＫが印加され、第２の遅延フリップフロップ５２には、反転クロック＊ＣＬＫが印加される。 - 特許庁

The output of a counter 1 which counts a reference clock CK is inputted to clock input C of first and third flip flops 2 and 4, and the inversion clock of the reference clock CK is inputted to a clock input C of a second flip flop 3.例文帳に追加

基準クロックCKをカウントするカウンタ１の出力を第１及び第３のフリップフロップ２、４のクロック入力Cに受け、基準クロックＣＫの反転クロックを第２のフリップフロップ３のクロック入力Ｃに受ける。 - 特許庁

The frequency-divided clock is distributed to the double edge trigger flip-flop 110 via a clock enabler 170.例文帳に追加

分周後クロックはクロックイネーブラ１７０を介してダブルエッジトリガフリップフロップ１１０に分配される。 - 特許庁

The scan test circuit includes: a plurality of flip-flops connected in parallel to the scan chain; a clock generation circuit generating a clock supplied to the flip-flop; and a phase delay buffer for input of a clock supplied to the first flip-flop and for output of a clock supplied to the second flip-flop.例文帳に追加

スキャンチェインに並列接続される複数のフリップフロップと、フリップフロップに供給するクロックを発生するクロック発生回路と、第１のフリップフロップに供給するクロックを入力し、第２のフリップフロップに供給するクロックを出力する位相遅延バッファとを備えたスキャンテスト回路。 - 特許庁

A flip-flop moving means 104 refers to the arrangement result of logic cells and flip-flops and the arrangement/wiring result of a clock distribution circuit, supplying a clock signal to the flip-flops so as to move the flip-flops around a clock drive buffer in the final stage of the clock distribution circuit.例文帳に追加

フリップフロップ移動手段１０４は、論理セル及びフリップフロップの配置結果と、フリップフロップに対してクロック信号を供給するクロック分配回路の配置配線結果とを参照し、フリップフロップを、クロック分配回路における最終段のクロック駆動バッファ周辺に移動する。 - 特許庁

A clock CLKA for flip flops 10A and 20A and a clock CLKB for flip flops 10B and 20B have the same period and opposite phases.例文帳に追加

フリップフロップ１０Ａ，２０Ａ用のクロックＣＬＫＡとフリップフロップ１０Ｂ，２０Ｂ用のクロックＣＬＫＢは、同一周期で逆相の関係にある。 - 特許庁

A clock buffer with a clock stop function is inserted into a clock line connected to a flip-flop to be controlled for a clock stop individually by using a clock tree construction tool for inserting a clock buffer into the clock line so that clocks to be supplied to the flip-flops in an integrated circuit device are synchronized.例文帳に追加

集積回路装置内のフィリッププロップに供給されるクロックの同期がとれるように、クロックラインにクロックバッファを挿入するクロックツリー構築ツールを用いて、個別にクロック停止の制御を行いたいフィリッププロップに接続されたクロックラインに、クロック停止機能付きクロックバッファを挿入する。 - 特許庁

In a method for distributing the signal to the respective flip-flop, the clock signal to be inputted to the flip-flop on a transmission side is delayed compared with the clock signal to be inputted to the flip-flop on a reception side.例文帳に追加

各フリップ・フロップに分配する方法は、送信側フリップ・フロップに入力するクロック信号を、受信側フリップ・フロップに入力するクロック信号よりも、遅れた信号とする。 - 特許庁

A state of whether a clock signal 'clock' A and a clock signal 'clock' B are selected to a clock selecting signal CLK-SEL is detected, the detection state is recorded in flip-flops 11, 13, synchronizing with a corresponding clock signal.例文帳に追加

クロック信号clock Ａおよびクロック信号clock Ｂのそれぞれについて、クロック選択信号CLK-SEL に選択されているか否かの状態が検出され、当該検出状態が、対応するクロック信号に同期してフリップフロップ１１および１３に記録される。 - 特許庁

In timing analysis of a flip-flop circuit, a path to a falling clock drive flip-flop from a rising drive flip-flop and a path to the rising clock drive flip-flop from the falling clock drive flip-flop are extracted, operation margins of the paths are analyzed, and the duty tolerance of a drive clock is calculated by a worst margin value of an analysis result.例文帳に追加

フリップフロップ回路のタイミング解析時に、立ち上がり駆動フリップフロップから立ち下がりクロック駆動フリップフロップへのパス及び、立下がりクロック駆動フリップフロップから立ち上がりクロック駆動フリップフロップへのパスを抽出し、これらパスの動作マージンを解析し、解析結果のワーストのマージン値より駆動クロックのデューティ耐力を算出するように構成する。 - 特許庁

A plurality of flip-flops included in a logic circuit are grouped by a clock source.例文帳に追加

論理回路に含まれる複数のフリップフロップをクロックソースでグループ分けする。 - 特許庁

A request storage flip-flop 40 is inserted between a request latch flip-flop 21 operated synchronously with a transmission clock and a request recognition flip-flop 25 operated synchronously with a clock at a receiver side circuit.例文帳に追加

送信クロックに同期して動作するリクエストラッチ用フリップフロップ２１と、受信側回路のクロックに同期して動作するリクエスト認識用フリップフロップ２５の間に、リクエスト保持用フリップフロップ４０を挿入する。 - 特許庁

Flip-flops FF1 to FF3 apply 1/4-frequency division to a clock inputted to a clock terminal by feedbacking the output of the flip-flop FF3 of a last stage to the flip-flop FF1 of a first stage.例文帳に追加

フリップフロップＦＦ１〜ＦＦ３は、最終段のフリップフロップＦＦ３の出力が１段目のフリップフロップＦＦ１にフィードバックされることによってクロック端子に入力されるクロックを４分周する。 - 特許庁

A flip-flop circuit 11 uses a leading edge of an input clock to apply 1/2 frequency division to the input clock.例文帳に追加

フリップフロップ回路１１は、入力クロックの立上りエッジを利用してその入力クロックを２分周する。 - 特許庁

A flip-flop circuit 13 uses a trailing edge of the input clock to apply 1/2 frequency division to the input clock.例文帳に追加

フリップフロップ回路１３は、入力クロックの立下りエッジを利用してその入力クロックを２分周する。 - 特許庁

METHOD OF STORING AND SYNCHRONIZING DATA BY FLIP-FLOP CIRCUIT AND CLOCK SIGNAL例文帳に追加

フリップフロップ回路およびクロック信号によってデータを保持し同期させる方法 - 特許庁

The clock CLK is input to the set terminal of an RS flip-flop RSFF.例文帳に追加

クロックＣＬＫは、ＲＳフリップフロップＲＳＦＦのセット端子に入力される。 - 特許庁

When the flip-flop RFF2 is driven by a negative edge of the clock signal and retains data when the clock signal is at a high level, the controller 2 controls the clock control circuit 3 to supply a high level clock signal to the flip-flop RFF2 after an input clock signal is fixed and before the flip-flop RFF2 retains data.例文帳に追加

フリップフロップＲＦＦ２がクロック信号のネガティブエッジで駆動し、かつクロック信号がハイレベルの時にデータを保持する場合、コントローラ２は入力クロック信号を固定した後、フリップフロップＲＦＦ２がデータを保持する前に、フリップフロップＲＦＦ２にハイレベルのクロック信号が供給されるようにクロック制御回路３を制御する。 - 特許庁

To provide a clock enabler for distributing a clock to a flip-flop that triggers both the edges of the rising edge and the falling edge of the clock.例文帳に追加

クロックの立上りエッジおよび立下りエッジの両エッジをトリガとするフリップフロップに対してクロックを分配するクロックイネーブラを提供する。 - 特許庁

In this clock signal switching device 1, the 1/2 frequency divided clock signal Q1 of a source clock signal CLK is generated in a D flip-flop 2.例文帳に追加

クロック信号切り換え装置１では、Ｄ型フリップフロップ２で原クロック信号ＣＬＫの１／２分周クロック信号Ｑ１を生成する。 - 特許庁

A reference clock signal iclk is given to an input terminal D of a flip-flop circuit 1, and a clock signal qclk whose phase is delayed from that of the clock signal iclk by π/2 is given to an input terminal D of a flip-flop circuit 2.例文帳に追加

フリップフロップ回路１，２のＤ入力端子には、基準となるクロック信号ｉｃｌｋ，クロック信号ｉｃｌｋよりπ／２だけ位相が遅れたクロック信号ｑｃｌｋがそれぞれ入力される。 - 特許庁

Further, subscan chains are mutually connected so that data is shifted from flip flop circuits of long clock delay to flip flop circuits of short clock delay.例文帳に追加

更に、サブスキャンチェーン同士を接続するに際しては、クロック遅延の大きいフリップフロップ回路からクロック遅延の小さいフリップフロップ回路へデータシフトが行われるように接続する。 - 特許庁

A D flip-flop 103 receives data synchronously with the internal clock signal iCLK.例文帳に追加

Ｄフリップフロップ１０３は、内部クロック信号ｉＣＬＫに同期してデータを取り込む。 - 特許庁

A start signal S and a clock signal CK are inputted to the D flip-flop 41.例文帳に追加

Ｄフリップフロップ４１にはスタート信号Ｓ、クロック信号ＣＫが入力される。 - 特許庁

A comparison signal fp is inputted to the clock terminal CK of a D flip-flop 51.例文帳に追加

Ｄフリップフロップ５１のクロック端子ＣＫには、比較信号ｆｐが入力される。 - 特許庁

A clock signal inputted to the flip-flop circuit FF1 is delayed later than that to the flip-flop circuit FF1a.例文帳に追加

フリップフロップ回路ＦＦ１に入力するクロック信号をフリップフロップ回路ＦＦ１ａに入力するクロック信号よりも遅らせる。 - 特許庁

The hard macro cell comprises a clock input terminal to input a clock signal from outside, flip-flop circuit which is operated, based on the clock signal inputted from the clock input terminal, clock signal delay circuit for generating a clock delay from the clock input terminal to a clock input terminal of the flip-flop circuit, and controller for controlling the quantity of the clock delay generated by the clock signal delay circuit from outside.例文帳に追加

外部よりクロック信号を入力するクロック入力端子と、前記クロック入力端子から入力されたクロック信号に基づいて動作するフリップフロップと、前記クロック入力端子から前記フリップフロップのクロック入力端子までのクロックディレイ量を生成するクロック信号遅延回路と、前記クロック信号遅延回路で生成されるクロックディレイ量を外部から制御する制御手段とを備える。 - 特許庁

A 1st bit of the serial data is outputted to an output 'Q' of a flip-flop 24 and a 2nd bit of the serial data is outputted to an output 'Q' of the flip-flop 24 in clock timing of the dynamic clock S21 received by the flip-flop 24.例文帳に追加

フリップフロップ２４に入力される動作クロックＳ２１のクロックタイミングでフリップフロップ２４の出力「Ｑ」にシリアルデータの１ビット目、フリップフロップ２４の出力「Ｑ」にシリアルデータの２ビット目が出力される。 - 特許庁

A second flip flop 12 synchronizes the signal S1B with the first clock CK1, and outputs a new clock S1C.例文帳に追加

第２のフリップフロップ１２は、信号Ｓ１Ｂを第１のクロックＣＫ１に同期させて、新たなクロックＳ１Ｃとして出力する。 - 特許庁

A first flip flop 11 synchronizes the original clock S1A with a second clock CK2, and outputs a signal S1B.例文帳に追加

第１のフリップフロップ１１は原クロックＳ１Ａを第２のクロックＣＫ２に同期させ、信号Ｓ１Ｂとして出力する。 - 特許庁

To a flip-flop FF2, the internal clock signal 2CLK is input by a clock selector CS for a loop-back test.例文帳に追加

またフリップフロップＦＦ２には、ループバック試験には、クロックセレクタＣＳによって内部クロック信号２ＣＬＫが入力される。 - 特許庁

Thus, when the 1st clock signal received at a 1st clock input terminal (CK) of a frequency division flip- flop 12 rises, the 2nd clock signal goes to '0'.例文帳に追加

よって、分周用フリップフロップ１２の第一クロック入力端子（CK）に入力される第一クロック信号が立上る時には、第二クロック信号は“０”になる。 - 特許庁

Outputs of these comparators are multiplexed on clock inputs of a flip flop 3008.例文帳に追加

これら比較器の出力はフリップフロップ３００８のクロック入力にマルチプレクスされる。 - 特許庁

CLOCK SIGNAL WIRING SYSTEM, FLIP-FLOP ARRANGEMENT SYSTEM, AND POWER SUPPLY WIRING SYSTEM AND WIRING SYSTEM例文帳に追加

クロック信号配線方式、フリップフロップ配置方式、電源配線方式及び配線方式 - 特許庁

An output flip-flop 18 outputs a data pattern according to the position control clock.例文帳に追加

出力フリップフロップ１８は、この位置制御クロックに応じてデータ・パターンを出力する。 - 特許庁

A reference signal fr is inputted to the clock terminal CK of a D flip-flop 50.例文帳に追加

Ｄフリップフロップ５０のクロック端子ＣＫには、基準信号ｆｒが入力される。 - 特許庁

Outputs of both the comparators are applied to a reset terminal and a clock terminal of a flip-flop 15.例文帳に追加

両コンパレータの出力をフリップフロップ１５のリセット端子及びクロック端子に印加する。 - 特許庁