「full adder」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A full adder circuit 15 calculates number of coincident codes detected by the exclusive NOR circuit 12.例文帳に追加

全加算回路１５はエクスクルーシブノア回路１２で検出された一致の数を計算する。 - 特許庁

The addition result of 2m+n-1 bits of the full adder 13 is held in a data latch circuit 14, and shifted to the right by one bit and returned to an input terminal B of the full adder 13.例文帳に追加

２ｍ＋ｎ−１ビットの全加算器１３の加算結果はデータラッチ回路１４に保持されると共に、１ビット右シフトされて全加算器１３の入力端子Ｂへ戻される。 - 特許庁

To construct a parity prediction circuit of a full adder from a small number of inputs and a small number of elements.例文帳に追加

全加算器のパリティ予測回路を、少ない入力数、素子数で構成することができる。 - 特許庁

The method includes the step of setting the first input of each full adder circuit to the same fixed value, the step of connecting each respective input bit of the set number of input bits to the second input of a respective one of the full adder circuits, and the step of using the output of the carry chain of the array of the full adder circuits as the result of the logic function.例文帳に追加

前記方法は、前記全加算回路のそれぞれの第１の入力を同じ固定値に設定する工程と、前記所定の数の入力ビットをそれぞれ前記全加算回路の第２の入力に接続する工程と、前記全加算回路のアレイからなる桁上げチェーンの出力を前記論理関数の結果として用いる工程とを備える。 - 特許庁

To provide a method which modifies a group of full adder circuits to compute a logic function of a set number of input bits.例文帳に追加

全加算回路グループを変更し、所定の数の入力ビットの論理関数を計算する方法を提供する。 - 特許庁

The output currents of both UPSs 1 and 2 are totaled by a first adder 13 and a full wave rectifying circuit 14, and are converted into DC.例文帳に追加

第１加算器１３と全波整流回路１４で両ＵＰＳ１Ｐ２の出力電流を合計し直流に変換する。 - 特許庁

Each full adder circuit has first and second data inputs, a data output, a carry input and a carry output.例文帳に追加

前記全加算回路のそれぞれは、第１及び第２データ入力、データ出力、桁上げ入力、及び桁上げ出力を有する。 - 特許庁

A full adder 218 accumulates a signal Delta (nearly Fin/Fover) for each CKover and generates a signal SH each time the result of the accumulation exceeds "1".例文帳に追加

全加算器２１８は信号Delta（ほぼＦin／Ｆover）をＣＫover毎に累積し累積結果が「１」を超える毎に信号ＳＨを発生する。 - 特許庁

When two or more of three inputs of each summing point are always 0, an adder is not set in this summing point, or when one input is always 0, a half adder (HA) is set in this summing point and a full adder (FA) is set in the other summing points.例文帳に追加

そして、各加算点の３つの入力のうち２以上が常時０となる場合は、この加算点に加算器を設置せず、１つの入力が常時０となる場合にはこの加算点に半加算器（ＨＡ）を設置し、それ以外の加算点に全加算器（ＦＡ）を設置する。 - 特許庁

In contrast to the full adder binary logic based traditional designs, we use (incomplete) large parallel counters and large shift switch compressors. 例文帳に追加

全加算器2値論理ベースの伝統的な設計とは対照的に, 我々は(不完全)大規模並列カウンタと大規模シフト・スイッチ圧縮器を使う. - コンピューター用語辞典

A full adder 218 accumulates a signal Delta (substantially Fin/Fover) for every over-sampling clock CKover, and generates a signal SH every time a result of accumulation exceeds "1".例文帳に追加

全加算器２１８は、オーバーサンプリングクロックＣＫover毎に、信号Delta（ほぼＦin／Ｆover）を累積し累積結果が「１」を超える毎に信号ＳＨを発生する。 - 特許庁

Since the arithmetic unit is provided with input register 101, 102, expanders 103 to 106, multiplication selectors 107, 108, single precision multipliers 109, 110, shifters 111, 112, a full addition selector 113, a full adder 114, a carry propagation adder 115, and output registers 116, 117, both of double precision product sum processing and single precision dual multiplication processing can be executed.例文帳に追加

入力レジスタ１０１、および１０２と、拡張器１０３〜１０６と、乗算選択器１０７、および１０８と、単精度乗算器１０９、および１１０と、シフタ１１１、および１１２と、全加算選択器１１３と、全加算器１１４と、桁上げ伝搬加算器１１５と、出力レジスタ１１６、および１１７とを備えたことで、倍精度積和演算処理と単精度デュアル乗算処理とを行う。 - 特許庁

To provide a logic circuit and a full adder using it capable of suppressing generation of another path of signals, reducing power consumption, reducing a circuit scale and accelerating an operation speed.例文帳に追加

信号の回り込みの発生を抑止でき、消費電力を低減することができ、併せて回路規模の削減、動作速度の向上を図れる論理回路およびそれを用いた全加算器を提供する。 - 特許庁

In the off-track detector provided with an envelope extraction means 3 and an amplification factor variable differential amplifier 5a having an amplification factor K, reflected light from a disk is converted from optical signals to electric signals in a photodetector 1 and full addition computation is performed in a full adder 2.例文帳に追加

エンベロープ抽出手段３および増幅率Ｋを有する増幅率可変の差動増幅器５ａを備えるオフトラック検出装置において、受光素子１にてディスクからの反射光を光信号から電気信号へと変換し、全加算器２にて全加算演算を行う。 - 特許庁

An integer-adding CSA tree, which is composed of carry storage adders CSA 120-1 to 120-5 which can carry out high-speed computation with a smaller circuit, which lacks an AND gate 106 for switching carry output, compared with a full adder.例文帳に追加

全加算器に比べて桁上げ出力切換用のアンドゲート１０６が無い分だけ小さい回路で高速演算可能な桁上げ保存加算器ＣＳＡ１２０−１〜１２０−５から構成された整数加算用のＣＳＡツリーを改良する。 - 特許庁

The asynchronous adder 10 is provided with a combination circuit carrying out full adding using an addition value X subjected to two-wire encoding, a value to be added Y, and a carry input C_in as input values, and outputting a sum output Z subjected to two-wire encoding, and a carry output C_out as output values.例文帳に追加

本発明の非同期加算器（１０）は、２線式エンコードされた加算値Ｘ、被加算値Ｙ、及びキャリー入力Ｃ_inを入力値として全加算を行い、２線式エンコードされた和出力Ｚ、及びキャリー出力Ｃ_outを出力値として出力する組み合わせ回路を備える。 - 特許庁

When an m-bit multiplicand X and an n-bit (m≥n) multiplier Y which are shown by two's complements are multiplied, the multiplier Y is outputted one bit by one bit in order from the least significant bit y0 of the multiplier Y to an AND gate 12 according to clock signal CLK to control input of the multiplicand X to an input terminal A of a full adder 13.例文帳に追加

それぞれ２の補数で表示されたｍビットの被乗数Ｘとｎビット（但し、ｍ≧ｎ）の乗数Ｙを乗算するときに、クロック信号ＣＬＫに従って乗数Ｙの最下位ビットｙ０から順に１ビットずつＡＮＤゲート１２に出力し、被乗数Ｘの全加算器１３の入力端子Ａへの入力を制御する。 - 特許庁