「gate memory」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

SPLIT GATE TYPE NONVOLATILE SEMICONDUCTOR MEMORY DEVICE WITH DOUBLE FLOATING GATE STRUCTURE, AND METHOD OF FABRICATING THE SAME例文帳に追加

ダブルフローティングゲート構造を持つスプリットゲート型不揮発性半導体メモリ素子およびその製造方法 - 特許庁

NONVOLATILE FLOATING GATE MEMORY CELL HAVING FLOATING GATE FORMED IN RECESS, ITS ARRAY AND FABRICATING METHOD例文帳に追加

窪み中に形成された浮遊ゲートを持つ不揮発性浮遊ゲート・メモリセル及びその配列及び製造方法 - 特許庁

The memory cell is constituted of a base plate, a stray gate, a control gate, a tunnel layer, a first dope region and a second dope region.例文帳に追加

メモリセルは、基板、浮遊ゲート、制御ゲート、トンネル層、第一ドープ領域、第二ドープ領域からなる。 - 特許庁

A memory cell gate 2 is formed on a main surface of a semiconductor substrate 1 via a gate insulating film 5.例文帳に追加

半導体基板１の主表面上にゲート絶縁膜５を介してメモリセルゲート２を形成する。 - 特許庁

FLOATING GATE HAVING UNEVEN SURFACE, NONVOLATILE MEMORY CELL HAVING CONTROL GATE AND ITS MANUFACTURING METHOD例文帳に追加

表面が不均一な浮遊ゲート及び制御ゲートを有する不揮発性メモリセル及びその製造方法 - 特許庁

To provide a nonvolatile memory of a single layer gate type capable of suppressing deterioration of a gate insulation film.例文帳に追加

ゲート絶縁膜の劣化を抑制することができる単層ゲート型の不揮発性メモリを提供すること。 - 特許庁

The floating gate of a memory cell of a nonvolatile memory and a gate electrode of a high voltage transistor regarding the nonvolatile memory are formed of a first polysilicon layer, and the control gate of a memory cell of the nonvolatile memory and the gate electrode of a low voltage transistor regarding a high performance logic circuit network are formed of a second polysilicon layer.例文帳に追加

不揮発性メモリのメモリセルのフローティングゲートと、前記不揮発性メモリに関する高電圧トランジスタのゲート電極とを第１ポリシリコン層によって形成し、前記不揮発性メモリのメモリセルの制御ゲートと、高性能論理回路網に関する低電圧トランジスタのゲート電極とを第２ポリシリコン層によって形成する。 - 特許庁

Since each of the nonvolatile memory elements in the memory cell array 102 has memory-function films on both sides of a gate electrode, the gate insulating film can be thin for the miniaturization to shrink the circuit area of the memory cell array 102.例文帳に追加

メモリセルアレイ１０２の不揮発性メモリ素子は、ゲート電極の両側にメモリ機能膜を有するので、ゲート絶縁膜を薄くして微細化を行なって、メモリセルアレイ１０２の回路面積を縮小できる。 - 特許庁

Insulating films 5 with charge storage layers 5b formed therein are formed between a memory gate electrode MG6n and a p-type well PW1 and between a control gate electrode CG4n and a memory gate electrode MG6n of a split-gate type nonvolatile memory.例文帳に追加

スプリットゲート型の不揮発性メモリのメモリゲート電極ＭＧ６ｎとｐ型ウエルＰＷ１との間および制御ゲート電極ＣＧ４ｎとメモリゲート電極ＭＧ６ｎとの間には、内部に電荷蓄積層５ｂを有する絶縁膜５が形成されている。 - 特許庁

A memory cell comprises a dual gate transistor, where a ferroelectric is connected to one gate part, a plurality of the memory cells are connected in series to constitute a memory block, and a plurality of memory blocks are arranged to form a memory cell array.例文帳に追加

一方のゲート部分に強誘電体が接続されたデュアルゲートトランジスタによりメモリセルを構成し、このメモリセルを複数個直列接続してメモリブロックを構成し、このメモリブロックを複数個配置してメモリセルアレイを構成する。 - 特許庁

PROGRAMMING METHOD FOR MULTI-LEVEL NON-VOLATILE MEMORY BY CONTROL OF GATE VOLTAGE例文帳に追加

ゲート電圧の制御よるマルチレベル不揮発性メモリのプログラミング方法 - 特許庁

METHOD FOR MANUFACTURING TRANSISTOR AND MEMORY CELL WITH ULTRA-SHORT GATE FEATURE例文帳に追加

非常に短いゲート形状を有するトランジスタとメモリセルの製造方法 - 特許庁

A tunnel oxide film (218) is interposed between the memory gate and the channel region.例文帳に追加

メモリゲート及びチャネル領域の間にトンネル酸化膜(218)が介在される。 - 特許庁

METHOD FOR ERASING NON-VOLATILE MEMORY CELL OF FIELD- PROGRAMMABLE GATE ARRAY例文帳に追加

フイールドプログラム可能ゲートアレイの不揮発性メモリセルを消去する方法 - 特許庁

To provide a method of manufacturing a split-gate nonvolatile memory device.例文帳に追加

スプリットゲート型の不揮発性メモリ装置の製造方法を提供する。 - 特許庁

NONVOLATILE MEMORY ELEMENT HAVING MONOS GATE STRUCTURE AND ITS MANUFACTURING METHOD例文帳に追加

モノスゲート構造を有する不揮発性メモリ素子及びその製造方法 - 特許庁

FLOATING GATE SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR PRODUCING SUCH DEVICE例文帳に追加

フローティングゲート半導体メモリデバイスおよびそのようなデバイスの製造方法 - 特許庁

To prevent gate disturbance at the time of writing defective address data in a memory cell.例文帳に追加

メモリセルへの不良アドレスデータ書き込み時のゲートディスターブを回避する。 - 特許庁

To provide a semiconductor memory device that increases the coupling capacity in which a control gate is coupled with a floating gate even when a memory cell is microfabricated.例文帳に追加

メモリセルを微細化してもコントロールゲートとフローティングゲートとの結合容量を増大さることができる半導体記憶装置を提供する。 - 特許庁

A control gate electrode CG and a memory gate electrode MG constituting the nonvolatile memory are juxtapositionally arranged on the upper part of a semiconductor substrate 1.例文帳に追加

半導体基板１の上部に不揮発性メモリを構成する制御ゲート電極ＣＧとメモリゲート電極ＭＧが並んで配置されている。 - 特許庁

A memory cell gate electrode GE of the memory cell MC is formed on an element region 13 of a semiconductor substrate 11 via a gate insulation film 31.例文帳に追加

半導体基板１１の素子領域１３上に、ゲート絶縁膜３１を介して、メモリセルＭＣのメモリセルゲート電極ＧＥが形成されている。 - 特許庁

One part of the memory gate 8 is formed on one side face of the selection gate 6 and the other part is electrically separated from the selection gate 6 and a p-type well 2 through an ONO film 7 formed at the lower part of the memory gate 8.例文帳に追加

メモリゲート８は、一部が選択ゲート６の一方の側面に形成され、他部がメモリゲート８の下部に形成されたＯＮＯ膜７を介して選択ゲート６およびｐ型ウエル２と電気的に分離されている。 - 特許庁

To provide a method for forming a gate of a flash memory element which improves a ratio of a gate width between a control gate and a floating gate to elevates a characteristic of a device, making a gate etching process in the same chamber.例文帳に追加

ゲートエッチング工程を同一のチャンバ内で行い、コントロールゲートとフローティングゲート間のゲート幅比を改善してデバイスの特性を向上させるフラッシュメモリ素子のゲート形成方法を提供する。 - 特許庁

The memory cell 111 is provided with a floating gate 103, a control gate 105 and a select gate 107 and the reference voltage generation circuit 1' comprises a pseudo cell 1 which is not equipped with the floating gate 103 and the control gate 105 of the memory cell 111 and is equipped with a gate 13 corresponding to the select gate 107.例文帳に追加

メモリセル１１１は、浮遊ゲート１０３と制御ゲート１０５とセレクトゲート１０７とを備え、前記基準電圧発生回路１′は、前記メモリセル１１１における前記浮遊ゲート１０３および制御ゲート１０５は備えず、前記セレクトゲート１０７に相当するゲート１３を備えた疑似セル１から成る。 - 特許庁

An interval between a gate electrode MG of a memory cell and a selection gate electrode SG1 of the selection gate transistor is larger than an interval between the gate electrodes MG, and an interval between the selection gate electrode SG1 and a selection gate electrode SG2 of the selection gate transistor is larger than the interval between the gate electrode MG and the selection gate electrode SG1.例文帳に追加

メモリセルのゲート電極ＭＧと選択ゲートトランジスタの選択ゲート電極ＳＧ１との間隔はゲート電極ＭＧ間の間隔より広く、選択ゲート電極ＳＧ１と選択ゲートトランジスタの選択ゲート電極ＳＧ２との間隔はゲート電極ＭＧと選択ゲート電極ＳＧ１との間隔より広い。 - 特許庁

The gate wirings (PGo, PGe) of the selection transistors of the memory cells are arranged corresponding to each memory cell line.例文帳に追加

メモリセルの選択トランジスタのゲート配線（ＰＧｏ，ＰＧｅ）は、各メモリセル行に対応して配置される。 - 特許庁

The method for evaluating the semiconductor memory is a method for evaluating a floating gate type semiconductor memory.例文帳に追加

半導体記憶装置の評価方法は、浮遊ゲート型の半導体記憶装置の評価方法である。 - 特許庁

To disclose a single tunnel gate oxidation method for fabricating a NAND memory string where a gate oxide (24) of select transistor and floating gate memory transistor is fabricated in a single oxidation step.例文帳に追加

選択トランジスタと浮遊ゲート・メモリ・トランジスタのゲート酸化物（２４）を単一の酸化工程で製造する、ＮＡＮＤメモリ・ストリングを製造するための単一トンネル・ゲート酸化方法を開示する。 - 特許庁

A memory cell of a flash memory is formed in a p-type well 10 of a semiconductor substrate 1; and has a gate insulating film 4, a floating gate 5, a high dielectric film 6, and a control gate 8 (word line WL).例文帳に追加

フラッシュメモリのメモリセルは、半導体基板１のｐ型ウエル１０に形成され、ゲート絶縁膜４、浮遊ゲート５、高誘電体膜６、制御ゲート８（ワード線ＷＬ）を有している。 - 特許庁

To provide a single tunnel gate oxidation process for fabricating NAND memory strings in which gate oxide of the selection transistor and floating gate memory transistor is fabricated in a single oxidation step.例文帳に追加

選択トランジスタ及び浮遊ゲート・メモリ・トランジスタのゲート酸化物を１つの酸化工程で製造する、ＮＡＮＤメモリ・ストリングを製造するための単一トンネル・ゲート酸化方法を提供する。 - 特許庁

A memory cell is formed of a MOS transistor comprising a floating gate 6, a control gate 7 forming the word line WL, and an embedded gate 8.例文帳に追加

メモリセルは、浮遊ゲート６、ワード線ＷＬを構成する制御ゲート７および埋め込みゲート８を有するＭＯＳトランジスタで構成される。 - 特許庁

To improve controllability of a selection gate without increasing the length of the selection gate, in relation to a selection gate provided for a memory cell.例文帳に追加

メモリセルに対して設けられる選択ゲートについて、この選択ゲートのゲート長を長くすることなく、選択ゲートの制御性を向上させる。 - 特許庁

This split-gate type memory cell 1 comprises a source region 2, drain region 3, channel region 4, floating gate electrode 5, and control gate electrode 6.例文帳に追加

スプリットゲート型メモリセル１は、ソース領域２、ドレイン領域３、チャネル領域４、浮遊ゲート電極５、制御ゲート電極６から構成される。 - 特許庁

A control gate consisting of conductive material such as the control gate of an EEPROM memory device is provided on the silicon layer, a gate oxide film, and a substrate.例文帳に追加

EEPROMメモリ装置のフローティングゲートのような導電物質からなされたコントロールゲートがシリコン層、ゲート酸化膜及び基板上に提供される。 - 特許庁

The memory gates of memory cells of a plurality of memory arrays MA<0>, MA<1>, MA<2>, to, MA<n> in write units WU of a nonvolatile memory module NVMU are connected to a memory gate line MG<0> for writing or erasing.例文帳に追加

不揮発性メモリモジュールＮＶＭＵの書き込み単位WUの複数のメモリアレーMA＜0＞、MA＜1＞、MA＜2＞…MA＜n＞のメモリセルのメモリゲートは、書き込みもしくは消去のためにメモリゲート線MG＜0＞に接続されている。 - 特許庁

To provide a method for forming the floating gate of a flash memory element in which the space of a floating gate can be ensured.例文帳に追加

フローティングゲートのスペースを確保することが可能なフラッシュメモリ素子のフローティングゲート形成方法を提供する。 - 特許庁

To provide a semiconductor memory device that achieves microfabrication of a floating gate and makes the processing of a control gate easy.例文帳に追加

フローティングゲートの微細化を図り、かつコントロールゲートの加工を容易にする半導体記憶装置を提供すること。 - 特許庁

The select gate transistors and the floating gate memory transistors have an oxide thickness of 85 to 105 Å.例文帳に追加

選択ゲート・トランジスタと浮遊ゲート・メモリ・トランジスタは、８５Å〜１０５Åの厚さの酸化物を有する。 - 特許庁

A memory cell 1 comprises source drain regions 3, channel regions 4, floating gate electrodes 5, 6 and control gate electrodes 7.例文帳に追加

メモリセル１は、ソース・ドレイン領域３、チャネル領域４、浮遊ゲート電極５，６、制御ゲート電極７からなる。 - 特許庁

To provide a method for manufacturing a memory device whose a recessed gate and planar gate electrodes can be formed simultaneously.例文帳に追加

リセスゲート及びプレーナーゲート電極を同時に形成することができるメモリ素子の製造方法を提供する。 - 特許庁

The memory transistor MT has a floating gate FG and a control gate CG formed by laminating them together.例文帳に追加

メモリトランジスタＭＴは、互いに積層されて形成されたフローティングゲートＦＧおよびコントロールゲートＣＧを有している。 - 特許庁

To improve coupling between a floating gate electrode and a control gate electrode of a non-volatile semiconductor memory device.例文帳に追加

不揮発性半導体記憶装置のフローティングゲート電極とコントロールゲート電極間のカップリング比を向上させる。 - 特許庁

To easily ensure a focus margin, when forming a floating gate electrode pattern and a control gate electrode pattern in a floating gate type semiconductor memory device, in which an element isolation insulating film of a memory cell transistor is formed every other memory cell only under an erasing gate electrode.例文帳に追加

メモリセルトランジスタの素子分離絶縁膜をメモリセル一つおきに、消去ゲート電極の下にのみ形成したフローティングゲート型半導体記憶装置において、フローティングゲート電極やコントロールゲート電極パターン形成時のフォーカスマージンの確保を容易にする。 - 特許庁

Then the dummy gate DG is removed, and a charge storage film and a memory gate electrode are formed in order at a place where the dummy gate DG has been disposed to form a structure having the memory source-drain region SDm disposed at a lower part in the side of the memory gate electrode.例文帳に追加

その後ダミーゲートＤＧを除去し、ダミーゲートＤＧが配置されていた箇所に、電荷蓄積膜とメモリゲート電極とを順に形成することで、メモリゲート電極の側方下部にメモリソース・ドレイン領域ＳＤｍが配置された構造を形成する。 - 特許庁

SELF-ALIGNED METHOD OF FORMING SEMICONDUCTOR MEMORY ARRAY OF FLOATING GATE MEMORY CELLS WITH SOURCE SIDE ERASE, AND MEMORY ARRAY MADE THEREBY例文帳に追加

ソース側消去を伴うフローティングゲートメモリセルの半導体メモリアレイを形成する自己整合法及びこれによって形成されるメモリアレイ - 特許庁