「level width」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

A level difference is made between a drain layer N22 arranged on the outermost side of the element area and a drain layer N12 arranged inside the element area of the semiconductor layer 14, and a width d2 in the direction of depth of a semiconductor layer 14 under the drain layer N22 is made larger than that d1 in the direction of depth of the semiconductor layer 14 under the drain layer N12.例文帳に追加

さらに、半導体層１４の表面の、素子領域の最も外側に配置されるドレイン層Ｎ２２と素子領域の内部に配置されるドレイン層Ｎ１２との間に段差をつけて、ドレイン層Ｎ２２の下方における半導体層１４の深さ方向の幅ｄ２を、ドレイン層Ｎ１２の下方における半導体層１４の深さ方向の幅ｄ１よりも大きな幅に設定する。 - 特許庁

In a control IC 12, a threshold value used for monitoring a power supply voltage supplied to a control logic section 15 and implementing a protection operation is made to have a hysteresis characteristic having a width of a voltage drop level or more based on a wiring resistance on a path for supplying a load current to a motor 6 and the maximum load current by a hysteresis setting section 14 for composing a protection function section 19.例文帳に追加

制御ＩＣ１２は、保護機能部１９を構成するヒステリシス設定部１４において、制御ロジック部１５に供給される電源電圧を監視して保護動作を行なうためのしきい値に、モータ６に対して負荷電流を供給する経路の配線抵抗と負荷電流の最大値とに基づく電圧降下レベル以上の幅を有するヒステリシス特性を持たせる。 - 特許庁

A changing point detecting circuit 6 detects a level changing point of an output signal from a comparator 2, and a time comparison circuit 9 reduces a hysteresis width of the comparator 2 by switching a resistance value of a variable resistance circuit 5 when an elapsed time from the changing point of the output signal counted by a timer circuit 7 passes up to the time set by a time setting register 8.例文帳に追加

変化点検知回路６でコンパレータ２の出力信号レベル変化点の検知を行い、時間比較回路９は、タイマー回路７によってカウントされた該出力信号レベル変化点からの経過時間が、時間設定レジスタ８に設定された時間になると、可変抵抗回路５の抵抗値を切り替えさせてコンパレータ２のヒステリシス幅を小さくするようにした。 - 特許庁

Moreover, pulse width modulation signals which are to be applied to each of a plurality of column-direction wirings are outputted in synchronization with the selection of the row-direction wirings by the circuit 102 and currents in accordance with a reference signal which is to be inputted from a waveform generating circuit 107 and whose voltage level in the prescribed period of a leading part is high are outputted from a current source 109.例文帳に追加

この走査回路１０２による行方向配線の選択に同期して、パルス幅変調回路１０６からは複数の列方向配線の各々に印加すべきパルス幅変調信号が出力され、電流源１０９からは波形生成回路１０７より入力される先頭部分の所定期間における電圧レベルの高い基準信号に応じた電流が出力される。 - 特許庁

The writing circuit divides the pulse width of the writing pulse into a plurality of sections to change the pulse height among the sections to provide voltages for writing to different target threshold levels, and brings the bit line connected with the memory cell in which writing to the respective target threshold levels is performed, into a writable selected state by synchronizing it with the applying period to the respective target threshold level.例文帳に追加

書き込み回路は、書き込みパルスのパルス幅を複数の区間に分割して各区間で異なる目標しきい値レベルへの書き込み用電圧となるようにパルス高さを切り替えると共に、各目標しきい値レベルへの書き込みが行われるメモリセルが接続されたビット線を各目標しきい値レベルへの印加期間に同期させて書き込み可能な選択状態とすることを特徴とする。 - 特許庁

A clock gating control circuit 40 imparts a synchronization clock CLK2a to the synchronization register 20 only when discordance between input data and output data of the synchronization register 20 occurs, and a clock gating control circuit 50 imparts a synchronization clock CLK2b to the synchronization register 30 only when discordance between input data and output data of the synchronization register 30 occurs and when a bit width designation signal BT8 is in an L level.例文帳に追加

クロックゲーティング制御回路４０は、同期化レジスタ２０の入力データおよび出力データの不一致が発生したときのみ同期化クロックＣＬＫ２ａを同期化レジスタ２０に与え、クロックゲーティング制御回路５０は、ビット幅指定信号ＢＴ８がＬレベルであり、同期化レジスタ３０の入力データおよび出力データの不一致が発生したときのみ同期化クロックＣＬＫ２ｂを同期化レジスタ３０に与える。 - 特許庁