「memory controller」に関連した英語例文の一覧と使い方(100ページ目) - Weblio英語例文検索

A memory controller directly instructs the data destruction means to inquire a hardware code in response to a data operation request from a computer through an interface, to permit access in response to a hardware input, and to make data resident in the data storage medium unreadable in response to a failure in receiving a first hardware input through the interface independently from the operation situation of a request source computer.例文帳に追加

メモリ・コントローラは、インターフェースを介するコンピュータによるデータ操作要求に応答してハードウェア・コードについて照会することと、ハードウェア・コード入力に応答してアクセスを許可すること、または要求元コンピュータの動作状況と独立に、インターフェースを介して第１ハードウェア・コード入力を受け取るのに失敗することに応答してデータ記憶媒体に常駐するデータを読取不能にするようにデータ破壊手段に直接に指示する。 - 特許庁

When HDD firmware for update transferred, for example, from a host computer 13 is received by a host I/F 20 and stored in a buffer area of a program memory 25, a CPU 23 in the disk controller 11 specifies an HDD to be the object of firmware update according to update object disk device information attached to the firmware and stores the HDD firmware for update in a firmware storage area 26 of the HDD.例文帳に追加

ディスク制御装置１１内のＣＰＵ２３は、例えばホスト計算機１３から転送された更新用のＨＤＤファームウェアがホストＩ／Ｆ２０で受信されて、プログラムメモリ２５のバッファ領域に格納されると、当該ファームウェアに付されている更新対象ディスク装置情報に従って、ファームウェア更新の対象となるＨＤＤを特定し、そのＨＤＤのファームウェア保存領域２６に更新用のＨＤＤファームウェアを保存する。 - 特許庁

The motion controller 1 is provided with a firmware storage memory 14 storing firmware for at least one of servo drives 4, a firmware acquisition processing part 16, a firmware servo transmission part 18 performing transmission to the servo drives 4, and a firmware acquisition transmission management part 17 requiring acquisition of the firmware from a host computer 2 and repeatedly executing a step for transferring the acquired firmware to the servo drives 4.例文帳に追加

モーションコントローラ１に、サーボドライブ４の少なくとも１台分のファームウェアを格納するファームウェア格納メモリ１４と、ファームウェア取得処理部１６と、サーボドライブ４に送信するファームウェアサーボ送信部１８と、ホスト計算機２にファームウェアの取得を要求し、取得したファームウェアをサーボドライブ４に転送するステップを繰り返し実行するファームウェア取得送信管理部１７を備える。 - 特許庁

On a micro computer 10 which contains a CPU core 11 and a cache device 12, when a caching miss occurs in the cache device 12, a signal for stop supplying clock is generated which stops a movement of a standard clock by the number of the clock according to the number of waiting which is set for the accessed address area on a programmable waiting controller 14 for accessing a memory device which is connected outside.例文帳に追加

ＣＰＵコア１１及びキャッシュ装置１２を含むマイクロコンピュータ１０において、キャッシュ装置１２でキャッシュミスが発生したとき、外部に接続されたメモリ装置にアクセスするためのプログラマブル・ウェイト・コントローラ１４において、アクセスされるアドレス領域に対応して設定されるウェイト数に応じたクロック数だけ基準クロックの動作を停止させるクロック供給停止信号を生成する。 - 特許庁

A mobile communication terminal capable of downloading the contents comprises: a memory for storing at least one multimedia data to be output while downloading contents; a controller for outputting at least one control signal to control an output of the stored multimedia data when a prediction time for downloading the contents is more than a prescribed reference time; and at least one output device for outputting the stored multimedia data, based on the output control signal.例文帳に追加

コンテンツをダウンロード可能な移動通信端末機は、コンテンツのダウンロード中に出力する少なくとも１つのマルチメディアデータを保存するメモリと、コンテンツのダウンロード予想時間が所定の基準時間以上であると、前記保存されているマルチメディアデータの出力を制御する少なくとも１つの制御信号を出力する制御部と、出力された制御信号に基づいて前記保存されているマルチメディアデータを出力する少なくとも１つの出力装置と、を含む。 - 特許庁

The apparatus for transmitting data in a communication system includes a buffer descriptor (BD) generator for generating a BD referencing constituent elements constituting second type data, if there is first type data to be transmitted, and a direct memory access (DMA) controller for controlling the apparatus so as to generate the second type data from the first type data according to the BD and to transmit the generated second type data.例文帳に追加

本発明は、通信システムにおけるデータ送信装置であって、送信する第１のタイプのデータが発生すると、第２のタイプのデータを構成する構成エレメントを参照してバッファディスクリプタ(ＢＤ)を生成するＢＤ生成器と、第１のタイプのデータをＢＤに対応して第２のタイプのデータとして生成して送信するように制御する直接メモリ接続(ＤＭＡ)制御器と、を含むことを特徴とする。 - 特許庁

The single-chip multiprocessor comprises a plurality of processing elements 16, including a CPU 20, a network interface 32 connected to the CPU, an adjustable pre-fetch instruction cache 24 directly connected to the CPU and the network interface, and a data transfer controller 30 directly connected to the CPU; and a centralized shared memory 28 connected to each processing element and shared by each processing element.例文帳に追加

ＣＰＵ２０と、該ＣＰＵに接続しているネットワークインタフェース３２と、該ＣＰＵと該ネットワークインタフェースに直接接続しているアジャスタブルプリフェッチ命令キャッシュ２４と、該ＣＰＵに直接接続しているデータ転送コントローラ３０とを含んでなる複数のプロセッシングエレメント１６と、各プロセッシングエレメントに接続し各プロセッシングエレメントによって共有される集中共有メモリ２８とを含んでなるシングルチップマルチプロセッサ。 - 特許庁

A system controller 16 calculates DC resistance of the battery 4 based on a difference between current values in operation modes before and after changing stored in a memory 14 and a voltage fluctuation of the battery 4 measured by an A/D converter 12, and transmits a warning indication signal to a data LCD 28 when the calculated DC resistance exceeds a predetermined level.例文帳に追加

メモリ１４に記憶されている変更前の動作モードでの電流値とメモリ１４に記憶されている変更後の動作モードでの電流値との差分及びＡ／Ｄコンバータ１２によって測定された電池４の電圧変動値からシステムコントローラ１６が電池４の直流抵抗値を算出し、システムコントローラ１６は算出した直流抵抗値が所定レベルより大きくなったらデータ用ＬＣＤ２８に警告指示信号を送る。 - 特許庁

In a descriptor cache controller 107, a descriptor gather list is constituted virtually from analysis by tracking automatically a descriptor chain on a host memory from a descriptor notified by the host, and part of the virtual descriptor gather list is referred to, as a receive descriptor cache window, a transmission descriptor cache window, and a receive accomplishment descriptor cache window.例文帳に追加

デスクリプタ・キャッシュ・コントローラ１０７は、ホストより通知されたデスクリプタからホスト・メモリ上のデスクリプタ・チェーンを自動的に辿って解析することによりデスクリプタ・ギャザー・リストを仮想的に構築し、該仮想デスクリプタ・ギャザー・リストの一部を受信デスクリプタ・キャッシュ・ウィンドウ，送信デスクリプタ・キャッシュ・ウィンドウ，および受信完了デスクリプタ・キャッシュ・ウィンドウとして参照させる。 - 特許庁

The memory controller 109 interposed between SDRAM 804 and 805 and a CPU for mutually matching plural address lines or plural control signal lines, has a COL signal for identifying whether the address line is a column signal or row signal and mutliplexers 502 and 503 for selectively setting the address line to be used for the column signal or address line to be used for the row signal on the basis of the COL signal.例文帳に追加

SDRAM８０４、８０５とＣＰＵとの間に介在して複数のアドレス線や複数の制御信号線のうち相互に整合を行うメモリ制御装置１０９であって、アドレス線のうちカラム信号かロー信号かを識別するＣＯＬ信号と、ＣＯＬ信号に基づいてカラム信号に使用するアドレス線とアドレス線のうちロー信号に使用するアドレス線とに選択的に設定するマルチプレクサ５０２、５０３を有することを特徴とするものである。 - 特許庁

This memory controller is provided with a first means generating additional information corresponding to the logic block address responding to the demand from a host computer to write user data and a second means writing the logic block address and the additional information on prescribed multiple pages without writing the logic block address and the additional information on pages other than pages prescribed by a page address and the sequential, prescribed and multiple pages including the top page.例文帳に追加

ホストコンピュータよりユーザデータの書き込みが要求されたことに応答して、論理ブロックアドレスに対応する付加情報を生成する第１の手段と、ページアドレスにより特定されるページ及び先頭ページを含む連続した所定の複数ページのいずれでもないページには論理ブロックアドレス及び付加情報を書き込むことなく、上記所定の複数ページに対して論理ブロックアドレス及び付加情報を書き込む第２の手段とを備える。 - 特許庁