「memory controller」に関連した英語例文の一覧と使い方(94ページ目) - Weblio英語例文検索

In this programmable controller provided with a program memory 2 storing a sequence program, a data memory 5 storing data necessary to control and a microprocessor 1 for carrying out the execution of the sequence program and the whole control, it is possible to monitor real data in the middle of sequence program execution by adding a data trace circuit 9 that immediately traces data used in the middle of execution of the sequence program.例文帳に追加

シーケンスプログラムを記憶したプログラムメモリと制御に必要なデータを記憶するデータメモリと、前記シーケンスプログラムの実行と全体の制御を実行するためのマイクロプロセッサを備えたプログラマブルコントローラにおいて、シーケンスプログラムの実行中に使用したデータを即時トレースするデータトレース回路を付加することにより、シーケンスプログラム実行中の実データをモニタすることが可能なようにしたプログラマブルコントローラ。 - 特許庁

According to one embodiment, when abnormal conditions of the information processing apparatus 10 are detected by the time-up of a watch dog timer, a BMC controller 110 of the information processing apparatus 10 generates an SMI/SCI interrupt; selects a CPU operating among a plurality of CPUs; and transmits memory dump data to a memory dump receiving server 30 connected to a network 11, in cooperation with the one CPU selected.例文帳に追加

実施形態によれば、ウォッチドッグタイマのタイムアップにより情報処理装置１０の異常を検出した場合、情報処理装置１０のＢＭＣコントローラ１１０はＳＭＩ／ＳＣＩ割り込みを発生し、複数のＣＰＵのうち動作する１つのＣＰＵを選択し、選択された１つのＣＰＵと協働してメモリダンプデータをネットワーク１１に接続されているメモリダンプ受信サーバ３０に送信する。 - 特許庁

The controller 3a consists of AND circuits AD1 to AD16, only an AND circuit corresponding to a memory selected by any of chip enable signals CE1 to CD4 performs input-output of a data signal, an address signal or the like, and the other memories reduce parasitic capacitance to be driven in the module 3 and accelerate a memory system by electrically disconnecting a connection path.例文帳に追加

メモリコントローラ３ａは、論理積回路ＡＤ１〜ＡＤ１６から構成され、チップイネーブル信号ＣＥ１〜ＣＥ４のいずれかによって選択されたメモリに対応する論理積回路だけがデータ信号、アドレス信号などの入出力を行い、その他のメモリは接続経路を電気的に切断することにより、メモリモジュール３における駆動すべき寄生容量を大幅に低減し、メモリシステムを高速化する。 - 特許庁

The moving video encoding/transmission controller is provided with a section 31 for monitoring a bit rate being output from a transmission buffer memory 22, and a switch for limiting data being output from the transmission buffer memory 22 when the output bit rate exceeds a predetermined value under monitoring of the transmission bit rate monitoring section 31 so that the output bit rate can be lowered and VBV buffer underflow can be avoided.例文帳に追加

送信バッファメモリ２２から出力される出力ビットレートを監視する伝送ビットレート監視部３１と、伝送ビットレート監視部３１の監視により前記出力ビットレートが一定の値を超える場合に送信バッファメモリ２２から出力されるデータを制限させるスイッチとを備えることにより、出力ビットレートを下げることができ、結果としてＶＢＶバッファアンダーフローを回避することができる。 - 特許庁

The memory controller is equipped with an access control means of controlling access to a zone composed of a plurality of blocks of flash memories; and the zone is composed of blocks in flash memories of a plurality of chips and when one of the flash memories enters a state wherein a process request is rejected, the process request is supplied preferentially to a flash memory in a standby mode for a process request.例文帳に追加

フラッシュメモリの複数ブロックで構成されたゾーンに対するアクセスを制御するアクセス制御手段を備えたメモリコントローラであって、前記ゾーンが複数チップのフラッシュメモリ内のブロックで構成されており、前記フラッシュメモリのうちのいずれかが、処理要求の受入拒否状態になった時に、処理要求の待機状態にあるフラッシュメモリに対して、優先的に処理要求を供給するように構成する。 - 特許庁

A cache controller includes a hit rate acquisition means for determining whether programs requested by a processor have been prefetched to a cache memory to acquire a hit rate, and a prefetch control means for specifying a program requested by the processor when the hit rate falls below a predetermined threshold and prefetching the program to the cache memory before the next period when the hit rate is expected to fall below the predetermined threshold.例文帳に追加

キャッシュ制御装置において、プロセッサによる要求プログラムが、キャッシュメモリにプリフェッチされているかどうかを判定し、ヒット率を取得するヒット率取得手段と、該ヒット率が所定の閾値を下回った際に前記プロセッサが要求したプログラムを特定し、該プログラムをヒット率が前記所定の閾値を下回る次の推定周期より前に、前記キャッシュメモリにプリフェッチするプリフェッチ制御手段とを有する。 - 特許庁

The interface circuit for a card type memory connects a detachable card type memory requiring an access of a sector unit to an electronic apparatus body, wherein an SD card interface 14 initializes an interface controller for reading/writing data from/in an SD card 4, initializes the SD card 4 and acquires status information from the SD card 4 to judge whether the SD card 4 corresponds to high-speed operation or not.例文帳に追加

着脱可能であってセクタ単位のアクセスが必要なカード型メモリと電子機器本体を接続するカード型メモリのインターフェイス回路において、ＳＤカードインターフェイス１４は、ＳＤカード１４に対してデータのリード／ライトを行うインターフェースコントローラを初期化すると共に、ＳＤカード４を初期化し、さらに、ＳＤカード４からステータス情報を取得してＳＤカード４が高速対応か否かを判断する。 - 特許庁

The apparatus includes a memory for storing images, records and data associated with the images and records, a processor coupled to the memory for comparing the data associated with the records and data associated with the plurality of images, and a display coupled to a controller for displaying the image if at least a portion of the data associated with the image matches at least a portion of the data associated with the record.例文帳に追加

装置は、画像と、レコードと、前記画像およびレコードに関連するデータとを記憶するメモリ、前記メモリに結合された、前記レコードに関連する前記データと、複数の画像に関連するデータとを比較するプロセッサ、ならびに前記制御装置に結合された、画像に関連するデータの少なくとも一部が、前記レコードに関連するデータの少なくとも一部と一致する場合に、前記画像を表示するディスプレイを備える。 - 特許庁

A remote controller 3 of an air conditioner to which a user can set temperature arbitrarily within a variable range of target temperature is provided with a memory 11 in which the variable range of target temperature is stored, a target temperature set which determination switch 8, and a CPU 10 for achieving computing such as narrowing the variable range of target temperature stored in the memory 11.例文帳に追加

目標温度可変範囲内で任意に使用者が温度設定可能な空気調和機のリモコン３に、目標温度可変範囲が記憶されるメモリ１１と、目標温度設定幅決定スイッチ８と、目標温度設定幅決定スイッチ８からの入力温度値に基づき、メモリ１１に記憶された目標温度可変範囲を狭める等の計算処理を行うＣＰＵ１０を設けたものである。 - 特許庁

The power transmission line 20 which comprises the input means 22 which inputs an audio signal, the memory means 23 which memorizes an audio signal, the reproduction means 26 which reproduces an audio signal memorized in the memory means 23, the touch sensor 24 which detects the contact with a human body, and the controller 25 which controls these above and so on, is contained in the portable case 11.例文帳に追加

音声信号を入力する入力手段２２と、音声信号を記憶する記憶手段２３と、記憶手段２３に記憶された音声信号を再生する再生手段２６と、人体の接触を検出するタッチセンサ２４と、これらを制御する制御部２５等からなる電気系２０を携帯用のケース１１に収納し、ケース１１の外表面には、タッチセンサ１４のセンシングプレート２４ａ，２４ａを付設する。 - 特許庁

When receiving the detection signal outputted from the detector 27 to the receiving means 210 during a specified period after the reception of the power failure signal with the power failure signal receiving means 210, the controller 200 updates information stored in the memory means 206 based on the detection signal and holds the information stored in the memory means 206 unchangeably after the passage of the specified period.例文帳に追加

そして、制御装置２００は、停電信号受信手段２１０に停電信号を受信してから所定期間の間に受信手段２１０に検出装置２７から出力された検出信号を受信した場合には、その検出信号に基づいて記憶手段２０６に記憶されている情報を更新し、所定期間経過後は記憶手段２０６に記憶されている情報を変更不能に保持する。 - 特許庁

A controller 4 has a function which controls the nonvolatile semiconductor memory transmitting to the nonvolatile semiconductor memory instructions for executing processing following instructions from the outside, receives from the outside data-writing instructions along the direction where address increases, and specifies final writing domain at the time of writing for the data-writing instructions, and has a function for the outside to read-out address information of the final writing domain.例文帳に追加

コントローラ４は、外部からの命令に従った処理を行なうための命令を不揮発性半導体メモリに送信して不揮発性半導体メモリを制御し、外部からアドレスが増加する方向に沿ったデータ書き込み命令を受け付け、データ書き込み命令に対する書き込み時の最終書込み領域を特定する機能および最終書込み領域のアドレス情報を外部が読み出すための機能を有する。 - 特許庁

Concerning the controller of multiprocessor configuration, plural independent general buses 4a and 4b with the connector connections of respective multiprocessors 5a and 5b, dual port memory device 7 having an interruption control function for performing communication between the respective processors through the respective general buses while respectively connecting the plural independent general buses and interlock circuit 9 for the abnormality monitor function of the controller are provided on a back plane board 8.例文帳に追加

本発明は、マルチプロセッサ構成の制御装置において、マルチプロセッサの各々５ａ、５ｂをコネクタ接続した複数の独立した汎用バス４ａ、４ｂと、該複数の独立した汎用バスの各々を接続し、上記各プロセッサ間の通信を各汎用バスを介して行う割込み制御機能を有するデュアルポートメモリ装置７と、上記制御装置の異常監視機能のインターロック回路９とをバックプレーン基板８上に備えたことを特徴とする。 - 特許庁

This semiconductor disk controller controlling data exchange between the outside and a flash memory includes a flash interface interfacing with the flash memory, a host interface interfacing with the outside, a first clock generator supplying a first drive clock to the host interface, and a second clock generator supplying a second drive clock within a frequency division range different from that of the first drive clock to the flash interface.例文帳に追加

本発明は外部とフラッシュメモリとの間のデータ交換を制御する半導体ディスク制御装置に関するもので、前記フラッシュメモリとインターフェーシングするフラッシュインターフェース、外部とインターフェーシングするホストインターフェース、前記ホストインターフェースに第１駆動クロックを供給する第１クロック発生器、前記フラッシュインターフェースに前記第１駆動クロックとは異なる周波数分周範囲の第２駆動クロックを供給する第２クロック発生器を含む。 - 特許庁

When first and second read requests for the first bank and a third read request for the second bank are continuously generated, the memory controller applies first additive latency to the first and second read requests for the first bank and second additive latency to the third read request for the second bank to control the read request scheduling queue so that data is seamlessly output from the memory element.例文帳に追加

メモリコントローラでは第１バンクに対する第１及び第２リード要請と第２バンクに対する第３リード要請が連続的に発生するとき、第１バンクに対する第１及び第２リード要請には第１アディティブレイテンシを適用し、第２バンクに対する第３リード要請に対しては第２アディティブレイテンシを適用して前記メモリ素子から出力されるデータが切れ目なしに出力されるように前記リード要請スケジュ−リングキューを制御する。 - 特許庁

An RSSI evaluator 4 retrieves a stored RSSI value corresponding to the output signal intensity information I^2 + Q^2 measured by the measuring unit 2 and the control level information CL given by a gain adjuster 3 from the memory 5, and presents the retrieved RSSI value to the gain adjuster 3 and a controller 70.例文帳に追加

ＲＳＳＩ評価部４は、測定部２によって測定された出力信号強度情報Ｉ^２＋Ｑ^２と、利得調整部３から与えられた制御レベル情報ＣＬとに対応して記憶されているＲＳＳＩ値を記憶部５から検索し、検索されたＲＳＳＩ値を利得調整部３及び制御部７０へ提示する。 - 特許庁

A W/R and ECC (error correcting code) controller 20 selectively designates a storage region for detecting and correcting errors of a plurality of optional data amounts and a storage region not for detecting and correcting the errors in a memory device 50 on the basis of an instruction of a central control unit 10 and writes input data (write data).例文帳に追加

中央制御装置１０の指示に基づいて、Ｗ／Ｒ・ＥＣＣ制御装置２０が、メモリ装置５０に対し、複数の任意データ量の誤り検出訂正を行う記憶領域と誤り検出訂正を行わない記憶領域を選択的に指定して入力データ（書込データ）を書き込む。 - 特許庁

To reduce the capacity of a buffer memory and to execute a sufficient number of times of retry by setting the total number of times of retry with respect to a series of input/output requests in a disk control system where a disk controller and a disk device are connected through a bus for disk interface such as IDE and SCSI.例文帳に追加

ディスク制御装置とディスク装置とをＩＤＥやＳＣＳＩ等のディスクインタフェース用バスを介して接続してなるディスク制御システムにおいて、一連の入出力要求に対してリトライ回数の総数を設定することで、バッファメモリの容量の低減化を図るとともに、リトライを充分な回数行なえるようにする。 - 特許庁

In the print system, a memory area smaller than a prescribed area remains unused and a new start address is set to perform read processing of print data from the start address so that data access may be easily performed even when a special OS is used by control of a descriptor table controller.例文帳に追加

本発明は、ディスクリプタテーブルコントローラの制御によって特殊なＯＳ（オペレーションシステム）を使用した場合でも、所定領域に満たないメモリ領域を未使用とし、新たな先頭アドレスを設定し、当該先頭アドレスから印刷データの読み出し処理を行うことができ、データアクセスが容易な印刷システムとすることができる。 - 特許庁

In this data storage device 1 constructed of a memory card and the like, a controller control circuit 4 instantly stops transfer processing and notifies the end of read data transfer to an information processor PC when an emergency stop signal requiring emergency stop is inputted during data read/write transfer processing from the information processor PC in a host.例文帳に追加

メモリカードなどからなるデータ記憶装置１であって、データのリード／ライト転送処理中に、ホストの情報処理装置ＰＣから緊急停止を要求する緊急停止信号が入力されると、コントローラ制御回路４は直ちに転送処理を中止し、リードデータ転送終了を情報処理装置ＰＣに対して通知する。 - 特許庁

A plotting address converting circuit 312 provided to the plotting control section 31 of a display controller 3 plots one word four byte data which are specified by the addresses on a frame memory 32 for every byte in a word unit address order for the data writing equivalent to one screen by the address specification in terms of continuous word unit on the system side.例文帳に追加

表示制御装置３の描画制御部３１に設けられた描画アドレス変換回路３１２は、システム側での連続するワード単位のアドレス指定による１画面分のデータ書き込みに対して、当該アドレス指定による１ワード４バイトのデータをフレームメモリ３２上に１バイトずつワード単位のアドレス順に描画する。 - 特許庁

The printer controller comprises a data selecting section for dividing print page data being transferred from a page memory to a line buffer and selecting one kind of divided data being outtputted to the line buffer, and a select signal generating circuit section outputting a signal for selecting data being transferred to the line buffer.例文帳に追加

ページメモリからラインバッファへ転送される印刷ページデータを分割すると共に、分割されたそれぞれのデータから１種類選択しラインバッファへの出力を行うデータ選択部と、ラインバッファに転送するデータを選択するための信号を出力するセレクト信号発生回路部を設けることにより達成できる。 - 特許庁

The controller 9 of the memory card 8 is so constituted as to automatically enter a standby mode in which it waits for next access with current consumption of a 2nd current value lower than a 1st current value after setting an operation mode for reading data out with current consumption of the 1st current value.例文帳に追加

メモリカード８のコントローラ９は、メモリアクセスに応じて、第１の電流値による電流消費の下でデータの読出しを行なう動作モードを設定した後、第１の電流値よりも低い第２の電流値による電流消費の下で次のメモリアクセスに待機するスタンバイモードへ自動的に移行する様に構成されている。 - 特許庁

To the memory device, a controller applies: first combination processing for combining physical blocks within one of the non-volatile memories and forming a logical block to be a target of simultaneous access; and second combination processing for combining physical blocks from the other non-volatile memories and forming a logical block to be the target of simultaneous access.例文帳に追加

これに対し、一の不揮発性メモリ内で複数の物理ブロックを組み合わせて同時アクセス対象となる論理ブロックを形成する第１の組み合わせ処理と、異なる不揮発性メモリからの複数の物理ブロックを組み合わせて同時アクセス対象となる論理ブロックを形成する第２の組み合わせ処理とを行う。 - 特許庁

The method for scrambling address data includes; a step in which external address data inputted from a flash controller 2000 is converted to internal address data which operates in a flash memory device 1000; and a step in which a present data accessing operation relating to the address data is neglected when address bits in the external address data have specific scramble values.例文帳に追加

フラッシュ制御器２０００から入力された外部アドレスデータを、フラッシュメモリ装置１０００で動作する内部アドレスデータに変換するステップと、前記外部アドレスデータ内のアドレスビットが特定のスクランブル値を有するとき、前記外部アドレスデータと関連した現在のデータアクセス動作を無視するステップとを含む。 - 特許庁

The display controller 10 is provided with a buffer for temporarily storing the data from the frame memory, and this buffer is provided with a double buffer structure constituted of a first storage area for storing the display data equivalent to the first part of each display area and a second storage area for storing the display data equivalent to the second part.例文帳に追加

この表示制御装置１０は、フレームメモリからのデータを一時的に記憶するバッファを備え、このバッファは、前記各表示エリアの第１の部分に相当する表示データを記憶する第１の記憶領域と、第２の部分に相当する表示データを記憶する第２の記憶領域とからなるダブルバッファ構造を有している。 - 特許庁

This nonvolatile memory includes a word line voltage generating circuit which generates a word line voltage to be supplied to a row selected in response to a step control signal and a program controller which generates the step control signal so as to make the increment of the word line voltage variable according to the operation mode.例文帳に追加

ここに開示される不揮発性メモリ装置は、ステップ制御信号に応答して選択された行に供給されるワードライン電圧を発生するワードライン電圧発生回路と、前記ワードライン電圧の増加分が動作モードに応じて可変とするように前記ステップ制御信号を発生するプログラム制御器とを含む。 - 特許庁

A controller 20 issues instruction for collecting trace by an instruction from a host 10 or a service processor 30 and temporarily holds trace data in the cache memory 23 or stores it in the designated storage device 50 as permanent data, until trace data are absorbed from the host 10 or PC.例文帳に追加

制御装置２０は、ホスト１０あるいはサービスプロセッサ３０からの指示により、トレース採取の指示を発行し、ホスト１０あるいはＰＣからトレースデータを吸い上げるまではトレースデータを一時的にキャッシュメモリ２３に保持するか、あるいは、恒久的データとして指定された記憶装置５０にデータを格納する。 - 特許庁

In order to request image data inputting/outputting process for the storage unit and an image input/output means when it is necessary to conduct a data transfer for inputting/outputting data within a predetermined period, a means for designating a priority degree of its execution at an image signal input/output operation unit to a memory controller 4-3 is provided.例文帳に追加

データ入出力のためのデータ転送を一定期間内で行う必要がある場合に、記憶装置および画像入出力手段に対して画像データ入出力プロセスを要求する時に、メモリ制御部４−３に画像信号入出力動作単位にその実行の優先度を指定する手段を設けた。 - 特許庁

The printer 10_1 is an apparatus equipped with a controller of a constitution in which a board for CPU 30_1 with both a CPU 31_1 and a configuration ROM 32_1 for making an FPGA 21 function as a memory control ASIC loaded thereon is attached to a main board 20_1 where various devices and the FPGA 21 connected to the devices are loaded.例文帳に追加

プリンタ１０_1を、各種デバイス、及び、それらと接続されたＦＰＧＡ２１とが搭載されているメインボード２０_1に、ＣＰＵ３１_1と，ＦＰＧＡ２１をメモリ制御ＡＳＩＣとして機能させるためのコンフィギュレーションＲＯＭ３２_1とが搭載されているＣＰＵ用ボード３０_1を装着した構成のコントローラを備えた装置としておく。 - 特許庁

The mobile communication terminal equipment includes a controller configured to activate the memo function after activating a speakerphone function when the memo function is selected during the call, an input unit configured to input memo contents, and a memory configured to store the input memo contents.例文帳に追加

メモ機能を提供する移動通信端末機は、通話状態において、メモ機能が選択されると、スピーカフォン機能をアクティブにした後に、メモ機能をアクティブにする制御部と、メモ内容が入力される入力部と、前記入力されたメモ内容を保存するメモリと、を含んで構成されたことを特徴とする。 - 特許庁

This contents management apparatus is provided with an electronic watermark embedding device 15 for embedding digital watermark information in image data written in a video memory 14 by a video controller 13, and an external output device 17 for outputting to a display 2 the image data in which the digital watermark embedding device 15 embeds the digital watermark information.例文帳に追加

ビデオコントローラ１３によりビデオメモリ１４に書き込まれた画像データに対して電子透かし情報を埋め込む電子透かし埋込装置１５と、その電子透かし埋込装置１５により電子透かし情報が埋め込まれた画像データをディスプレイ２に出力する外部出力装置１７とを設けるように構成した。 - 特許庁

This access controller comprises: a reading means for reading data from a memory card installed in prescribed footwear specified when entering the prescribed place, when the footwear is stored into a prescribed storage place; and a decision means deciding access to the prescribed place on the basis of the read data.例文帳に追加

所定の場所に入るときに所定の履物が決められているときのその履物が所定の保管場所に収納されたとき、その履物に装着されているメモリカードからデータを読取る読取手段と、読取られたデータを基に前記所定の場所への入退を判定する判定手段とからなる。 - 特許庁

The controller 5 executes standby processing for keeping the address buffer 3 in a standby state till skew time passes after the transition of the external address signal is detected and also executes decoding processing while the memory cell selection signal changes from an invalid state to a valid state from the output of the internal address signal, in parallel.例文帳に追加

そして、コントローラ５は、外部アドレス信号の遷移を検知してからスキュー時間が経過するまで、アドレスバッファ３を待機状態にしておく待機処理、並びに内部アドレス信号の出力からメモリセル選択信号が無効状態から有効状態になるまでのデコード処理を並列に実行させる。 - 特許庁

The plurality of graphics processing units, respectively process the image signal in the image memory, the image processing controller controls the video signal generating module, to perform image modulation to the image signal according to operation results of the graphics processing units, and the video signal generating module generates and outputs a video signal.例文帳に追加

複数のプロット処理器で、それぞれ、画像メモリにある画像信号を処理し、画像処理制御器は、当該プロット処理器の演算結果に基づいて、画像信号生成モジュールが画像信号に対して画像変調処理をすることを制御し、画像信号生成モジュールは、ビデオ信号を生成して出力する。 - 特許庁

The plurality of semiconductor memory chips are electrically connected to internal connecting terminals of the wiring substrate through wirings independently of each other, respectively, and the semiconductor controller chip is electrically connected to the other internal connecting terminals of the wiring substrate through the interposer chip, which allows to control independently of each other.例文帳に追加

前記複数の半導体メモリチップは、それぞれ前記配線基板の内部接続用端子と配線を介して互いに独立に電気的に接続されてなり、前記インタポーザチップを介して前記配線基板の他の内部接続用端子と電気的に接続されてなる前記半導体コントローラチップによって、互いに独立に制御される。 - 特許庁

The controller 271 has a history memory 274 for storing a command received from the unit 272 or the unit 273 and an identifier of the unit which transmits the command correspondingly, and can acquire history information regarding what operation was conducted by what unit in the past.例文帳に追加

特殊効果制御部２７１は、主操作部２７２または副操作部２７３から受信したコマンドと、そのコマンドを送信した操作部の識別子とを対応づけて記憶する履歴記憶部２７４を備えており、過去にどの操作部からどのような操作が行われたかについての履歴情報を取得できるようになっている。 - 特許庁

Concerning the information processor of a multiprocessor system connecting plural processors and plural main memories through a switch type main memory controller, while adopting a control system for performing the coherence control of a cache by holding the copy of the tag of the cache and while relaxing performance reduction caused by false sharing, barrier synchronism between processors is performed at a high speed.例文帳に追加

複数のプロセッサと複数の主記憶をスイッチ型主記憶制御装置で接続したマルチプロセッサ方式の情報処理装置で、キャッシュのコヒーレンス制御をキャッシュのタグのコピーを保持することにより行う制御方式をとりながら、フォールスシェアリングによる性能低下を緩和しつつ、プロセッサ間のバリア同期を高速に行う。 - 特許庁

When one of the projection surface pattern stored in the memory is chosen or it detects the moving user's viewing points, it drives the actuator 3 with the actuator controller 5 to deform the elastic screen 1 following the moving viewing points and the projection surface pattern.例文帳に追加

メモリ部に記憶された投影面形状パターンが選択された場合や、ユーザの視点位置の変化を検知した場合には、当該投影面形状パターンまたはユーザの視点位置の変化に応じて伸縮性スクリーン１の形状を変化させるために、アクチュエータ制御装置５によりアクチュエータ３を駆動制御する。 - 特許庁

An image acquisition system for machine vision systems decouples image acquisition from the transmission of the image to a host processor by using a programmable imager controller to selectively disable and enable the transmission of data to the host and by using a system of buffers to temporarily store image data pending allocation of memory.例文帳に追加

機械視覚システム用の画像収集システムは、ホストへのデータ伝送を選択的に禁止及び許可するプログラム可能イメージャ制御器を利用し、またメモリ割当てが保留のままの画像データを一時的に記憶するバッファシステムを利用することで、画像伝送からホストプロセッサへの画像収集を切断する。 - 特許庁

The liquid crystal display device is equipped with a liquid crystal display element 10 having laminated layers of display layers 11B, 11G, 11R using selective reflection of a chiral nematic liquid crystal, driving circuits 103, 104, 105 for those elements, a circuit 106 to detect the temperature of the element 10, a controller 107, and a temperature compensation table memory 109.例文帳に追加

カイラルネマティック液晶の選択反射を利用した表示層１１Ｂ，１１Ｇ，１１Ｒを積層した液晶表示素子１０と、それらの駆動回路１０３，１０４，１０５と、素子１０の温度を検出するための回路１０６と、コントローラ１０７と、温度補償テーブルメモリ１０９とを備えた液晶表示装置。 - 特許庁

A processor receives print data and formats grid-like pixel data (pixel grid), judges whether the pixel grid is consistent with a designated pattern or not, acquired a designated pcode grid from a memory in connection with the pixel grid which has been judged to be consistent one and sends the designated pcode to a controller circuit for printing.例文帳に追加

プロセッサが印刷データを受信してグリッド状の画素データ（画素グリッド）にフォーマットし、その画素グリッドが所定のパターンに一致するか否かを判定し、一致すると判定された画素グリッドについて、メモリから所定ｐｃｏｄｅグリッドを取得し、そしてこの所定ｐｃｏｄｅグリッドをコントローラ回路へと送って印刷させる。 - 特許庁

The display controller 100 comprises a captured image processing unit 110 for performing processing to generate a rotated image in which the direction of the captured image captured by an image capturing unit 10 is rotated around a reference point, and a frame memory 120 for storing display data of one frame of the rotated image data.例文帳に追加

表示コントローラ１００は、画像取り込み部１０によって取り込まれた取り込み画像の向きを、基準点を中心に回転させた回転画像を生成するための処理を行う取り込み画像処理部１１０と、回転画像の１フレーム分の表示データを記憶するフレームメモリ１２０とを含む。 - 特許庁

A CPU 101 of this game device makes a player's car do a passing action according to the input by the player through a controller 16 and designates a rival car within a prescribed range of area from the position of the player's car based on the data on the position of the player's car and the rival car stored in the main memory 104.例文帳に追加

ＣＰＵ１０１は、プレイヤによるコントローラ１１６からの入力にしたがって、プレイヤ車にパッシング動作をさせると共に、メインメモリ１０４に記憶されたプレイヤ車およびライバル車の位置情報にしたがって、プレイヤ車の位置を基準とした所定の範囲内に位置するライバル車を指定する。 - 特許庁

A main controller 32 receives an instruction from a host device 2 while the plurality of split pieces are being stored; performs data processing for the flash memory according to the instruction in intervals, while each of the split pieces are stored; updates the management information according to the data processing content; and generates a log representing the updated content of the management information.例文帳に追加

主制御部３２は、複数の分割片の保存中にホスト装置２から命令を受け付け、各分割片が保存される合間に命令に従ってフラッシュメモリに対するデータ処理を行い、管理情報をデータ処理の内容に応じて更新し、管理情報の更新内容を示すログを作成する。 - 特許庁