「memory processor」に関連した英語例文の一覧と使い方(26ページ目) - Weblio英語例文検索

The data processor updates labor hour data in a storage memory 56 based on the read labor hour data (S4).例文帳に追加

データ処理装置５０は、読み込んだ労務時間データをもとに、ストレージメモリ５６内の労務時間データを更新する（Ｓ４）。 - 特許庁

A scanner device 10 includes a laser spot projector 40, a laser spot sensor 42, a memory device 48, and a processor 50.例文帳に追加

レーザスポット投射器（４０）、レーザスポットセンサ（４２）、メモリ装置（４８）およびプロセッサ（５０）を含む走査装置（１０）が提供される。 - 特許庁

A data processor receives schedule information on a plurality of TV programs broadcasted on a plurality of channels and stores the information in a memory.例文帳に追加

データプロセッサは複数のチャネルで放送される複数のテレビ番組のスケジュール情報を受信してメモリに格納する。 - 特許庁

A multiprocessor part 100A is constructed by connecting processor units U1a to U3a and a memory unit U7a to an optical bus 120A.例文帳に追加

マルチプロセッサ部１００Ａは、プロセッサユニットＵ1a〜Ｕ3aと、メモリユニットＵ7aが、光バス１２０Ａに接続されて構成されている。 - 特許庁

To fast simulate with high accuracy the evaluation of performance of a multiprocessor system including a processor which performs a non-blocking memory access operation.例文帳に追加

ノンブロッキングメモリアクセスを行なうプロセッサを持つマルチプロセッサ・システムの性能評価を高速に精度良くシミュレートすること。 - 特許庁

How many responses are sent from each of the memory levels on the return path to the processor is decided by using an algorithm.例文帳に追加

アルゴリズムを用いて、いかに多くの応答が、リターン・パス上の各メモリ・レベルから、プロセッサへ送られるかを決定する。 - 特許庁

The processor includes a storage mechanism, such as an instruction cache, an L2 cache, and a system memory, a cracking unit, and a basic cache block.例文帳に追加

プロセッサは、命令キャッシュ、Ｌ２キャッシュ、システム・メモリ等のストレージ機構、クラッキング・ユニット、及び基本キャッシュ・ブロックを含む。 - 特許庁

A multiprocessor part 100B is constructed by connecting processor units U1b to U3b and a memory unit U7b to an optical bus 120B.例文帳に追加

マルチプロセッサ部１００Ｂは、プロセッサユニットＵ1b〜Ｕ3bと、メモリユニットＵ7bが、光バス１２０Ｂに接続されて構成されている。 - 特許庁

The digital signal processor 1, an external control device 2, and an external memory 3 are connected with each other via external buses 4.例文帳に追加

デジタル信号処理装置１と外部制御装置２及び外部メモリ３とは外部バス４を介して接続されている。 - 特許庁

To perform decoding processing with high performance by a sub-processor caching a reference frame data in a main memory on a macro block basis.例文帳に追加

サブプロセッサが、メインメモリ上の参照フレームデータをマクロブロック単位でキャッシュして、高いパフォーマンスで復号処理する。 - 特許庁

To provide a drawing processor for increasing efficiency of processing in drawing processing for mapping texel data in a texture memory.例文帳に追加

テクスチャメモリ内のテクセルデータをマッピングする描画処理において処理の効率を高めた描画処理装置を提供する。 - 特許庁

A media apparatus includes a processor, a memory, a network adaptor, a detachable media interface, an error correction module, and a communication module.例文帳に追加

メディア装置は、プロセッサ、メモリ、ネットワーク・アダプタ、取外し可能メディア・インターフェース、誤り訂正モジュール、および通信モジュールを含む。 - 特許庁

A processor 204 controls the calibration frequency generators, reads data in the memory and programs filter coefficients into the linearity corrector.例文帳に追加

プロセッサ２０４が校正周波数発生器を制御し、メモリのデータを読み取り、線形補正器のフィルタ係数をプログラムする。 - 特許庁

A distributed computing system includes a master node including a processor coupled to a memory and a plurality of worker nodes.例文帳に追加

分散式コンピューティング・システムがメモリに結合されたプロセッサを含むマスター・ノード及び複数の作業者ノードを含む。 - 特許庁

The memory device includes a computer command programmed to command the processor to display the HSI for an aircraft.例文帳に追加

メモリデバイスは、プロセッサに航空機のためのＨＳＩを表示するように指令するプログラムされたコンピュータ命令を含む。 - 特許庁

To provide a method and system for allowing a data processor to efficiently perform access to the picture data of a memory in a multiple format.例文帳に追加

多重フォーマットのメモリの画像データにデータプロセッサが効率的にアクセスするための方法とシステムを提供する。 - 特許庁

To provide an image processor which can correct a binding part image in real time without requiring a prescan and a page memory.例文帳に追加

プレスキャンやページメモリを必要とせずに綴じ部画像補正をリアルタイムで処理できる画像処理装置を提供する。 - 特許庁

To provide an information processor for prolonging the life of a flash memory by effectively operating a levelling function.例文帳に追加

平準化機能を効果的に動作させて、フラッシュメモリの寿命の延伸が可能な情報処理装置を提供する。 - 特許庁

IMAGE PROCESSOR, ERROR PROCESSING METHOD THEREFOR AND MEMORY MEDIUM STORING COMPUTER READABLE PROGRAM例文帳に追加

画像処理装置および画像処理装置のエラー処理方法およびコンピュータが読み出し可能なプログラムを格納した記憶媒体 - 特許庁

When a user moves the memory card 112 from the information processor 121-1 to an information processor 121-2, the information processor 121-2 executes transfer processing based on the command information and context relevant information 173 in the memory card 112, acquires the context 231 stored in the information processor 121-1, develops the context 231 in a processor, and executes the residue of the interrupted jog.例文帳に追加

ユーザがそのメモリカード１２２を情報処理装置１２１−１から情報処理装置１２１−２に移動させると、情報処理装置１２１−２は、メモリカード１２２のコマンド情報とコンテキスト関連情報１７３に基づいて転送処理を実行し、情報処理装置１２１−１に保存されているコンテキスト２３１を取得し、そのコンテキスト２３１をプロセッサに展開し、中断されたジョブの続きを実行する。 - 特許庁

A data processing device comprises a CPU 12, a memory means 14 for storing voice data, a data computing processor 16 for computing data to be stored in the memory means, a memory means 18 for storing a program, a memory means 30 for program expansion, and an interface 22 for an external terminal.例文帳に追加

ＣＰＵ１２と、音声データ格納用メモリ手段１４と、このメモリ手段に格納するデータを演算処理するデータ演算プロセッサ１６と、プログラム格納用メモリ手段１８と、プログラム展開用のメモリ手段３０と、外部端末とのインタフェース部２２からなる。 - 特許庁

The LSI circuit 1 is constituted by forming a processor 2 for performing main control, a memory 3 for executing the processor, a logic circuit 6 for forming the timing gate of the processor 2, a controller 4 for performing interface control with the outside, and a digital signal processor for performing servo control of the optical head on one chip.例文帳に追加

このＬＳＩ回路１は、主制御を行うプロセッサ２と、プロセッサの実行のためのメモリ３と、プロセッサ２のタイミングゲートを作成するロジック回路６と、外部とのインターフェース制御を行うコントローラ４と、光学ヘッドをサーボ制御するデジタルシグナルプロセッサとをワンチップ上に形成したものである。 - 特許庁

In the information processor 100, one end of a data bus 30 mutually connecting a plurality of control operation units 42 provided in a main processor 40 is connected to a graphic processor 10; the other end is connected to a main memory 80.例文帳に追加

情報処理装置１００において、メインプロセッサ４０内に設けられた複数の制御演算ユニット４２を相互に接続するデータバス３０の一端をグラフィックプロセッサ１０に接続し、他端をメインメモリ８０に接続する。 - 特許庁

The reset circuit 26 is characterized by setting the microprocessor 21 of the slave processor 2 as a stopped state by a 'download mode' of a mode setting strap 17 of the master processor 1 and downloading a program from the master processor 1 to the memory 23.例文帳に追加

このリセット回路２６は、マスタプロセッサ１のモード設定ストラップ１７の「ダウンロードモード」によりスレーブプロセッサ２のマイクロプロセッサ２１を停止状態とし、マスタプロセッサ１からのプログラムをメモリ２３にダウンロードすることを特徴とする。 - 特許庁

A graphics processor includes plural processor cores for performing processing on each of plural pixel data items in parallel, a register shared by the plural processor cores, a register control unit for controlling the register, and a pixel holding memory for holding the pixel data.例文帳に追加

グラフィックスプロセッサは、複数の画素データそれぞれの処理を並列して行う複数のプロセッサコアと、複数のプロセッサコアにより共有されるレジスタと、レジスタを制御するレジスタ制御部と、画素データを保持する画素保持メモリとを備える。 - 特許庁

At least one processor 502 is capable of operating as a general purpose processor when the convertible cache is operated in the cache mode, and as a processor of an intelligent peripheral when the convertible cache is operated in the local memory mode.例文帳に追加

少なくとも１つのプロセッサ５０２は、転換キャッシュがキャッシュモードで動作するとき、汎用プロセッサとして、および関連する転換キャッシュ５０８がローカルメモリモードで動作するとき、インテリジェント・ペリフェラルのプロセッサとして動作可能である。 - 特許庁

The system that executes an encrypted operation is provided with at least one processor (20), a memory coupled with the processor and a storage component that is connected to the processor to store and retrieve information calculated and used by the encrypted operation.例文帳に追加

暗号化オペレーションを実行するシステムは、少なくとも１つのプロセッサー(20)と、プロセッサーに結合したメモリーと、暗号化オペレーションで計算され使用された情報を記憶し検索するため、プロセッサーに結合した記憶部品とを備える。 - 特許庁

Each node includes a plurality of processors and an interconnect chipset, issues a request for data from a processor in a first node and passes the request for data to other nodes through an expansion port (or scalability port), also starts an access of a memory in response to the request for data and snoops a processor cache of each processor in each node.例文帳に追加

各ノードは、複数のプロセッサおよび相互接続チップセットを含み、第１のノード内のプロセッサからデータ要求を発行し、拡張ポート（またはスケーラビリティポート）を通してこのデータ要求を他のノードに渡す。 - 特許庁

To provide an image processor which can edit image data in the image processor and attain considerable reduction in a memory amount in the image processor, an image processing method, an image processing program and a recording medium.例文帳に追加

画像処理装置内での画像データの編集を可能とし、また画像処理装置内のメモリ量の大幅削減を実現することが出来る画像処理装置、画像処理方法、画像処理プログラム及び記録媒体を提供する。 - 特許庁

The processor (10) including a cache memory (132) therein controls use of the cache memory (132) based on operation mode information (43) which changeably designates use/no-use of the cache memory (132) and on designation of cache memory use in an access instruction word included in a program in accessing to a main storage memory (20) from the program (30) in operation.例文帳に追加

キャッシュメモリ（１３２）を内蔵するプロセッサ（１０）が、動作するプログラム（３０）からの主記憶メモリ（２０）に対するアクセスに際し、キャッシュメモリの利用の有無を変更可能に指定する動作モード情報（４３）と、プログラム中のアクセス命令語におけるキャッシュメモリ利用の指定とに基づいて、キャッシュメモリ（１３２）の利用を制御する。 - 特許庁

To provide an information processing device provided with a processor, which uses a read only memory and a rewritable memory as instruction memories for rewriting a module of an instruction stored in the rewritable memory, and capable of reducing a storage capacity of the read only memory without increasing that of the rewritable memory.例文帳に追加

読み取り専用メモリと書き換え可能メモリを命令メモリとするプロセッサを有し、書き換え可能メモリに記憶する命令のモジュールを書き換える情報処理装置において、書き換え可能メモリの記憶容量を増加させることなく、読み取り専用メモリの記憶容量を小さくすることができる情報処理装置を提供する。 - 特許庁

When the image processor 10 transfers the data of a memory 5 while dividing the data to two cables 1 and 2 by a controller 3, the image processor 20 on a receiving side connects the transferred data by a controller 4 and inputs the data to a memory 6.例文帳に追加

画像処理装置１０がメモリ５のデータをコントローラ３により２本のケーブル１および２に分配して転送すると、受信側の画像処理装置２０は、この転送されてきたデータをコントローラ４によって結合させてメモリ６に入れる。 - 特許庁

To provide an information processor equipped with a memory which stores an application program and a memory which stores a program to be performed by a processor, and to provide a method for, when any error is occurred in the program to be performed, performing the program by exchanging the whole program.例文帳に追加

アプリケーションプログラムを保持するメモリと、プロセッサで実行するプログラムを格納するメモリとを備え、実行するプログラムにエラーが生じたときに、プログラムごと取り替えてプログラムを実行する手法を備えた情報処理装置を提供する。 - 特許庁

When detecting the signal PS, the processor 11 starts data saving from a system memory 14 to a non-volatile memory 16, and after this, when detecting the signal PD, the processor 11 continues the data saving and also performs shutdown processing of the device.例文帳に追加

プロセッサ１１は、瞬断検知信号ＰＳを検知したとき、システムメモリ１４から不揮発メモリ１６へのデータ退避を開始し、その後、停電検知信号ＰＤを検知した場合は、データ退避を継続すると共に、装置のシャットダウン処理を行なう。 - 特許庁

The stall monitoring device includes: a BMC 11 for managing a processor 103, a memory 105 and an I/O 107 which configure the computer system 100 except their power sources; and a power source controller 13 for managing the power sources of the processor 103, the memory 105 and the I/O 107.例文帳に追加

コンピュータシステム１００を構成するプロセッサ１０３、メモリ１０５及びＩ／Ｏ１０７の電源以外を管理するＢＭＣ１１と、プロセッサ１０３、メモリ１０５及びＩ／Ｏ１０７の電源を管理する電源コントローラ１３とを備える。 - 特許庁

To provide a memory controller and a memory control method for surely controlling the consistency of a cache even at the time of constructing a multi-processor system by using a processor which does not notify information related with cache ejection processing.例文帳に追加

キャッシュ排出処理に関する情報を通知しないプロセッサをもちいてマルチプロセッサシステムを構築した場合であっても確実にキャッシュの整合性制御をおこなうことができるメモリ制御装置およびメモリ制御方法を提供すること。 - 特許庁

Many operation clock cycles wasted in the processor of the conventional technology are saved by compensating the state which is missed to be fetched by the cache memory, namely, a mistake by the cache memory irrespective of whether or not the processor is provided with branching prediction mechanism.例文帳に追加

プロセッサが分岐予測機構を備えているか否かに関わらず、従来技術のプロセッサで浪費されていた多くの動作クロックサイクルは、キャッシュメモリがフェッチし損なっている状況、即ちキャッシュメモリのミスを補償することで節約される。 - 特許庁

A bus interface part 110 of a shared memory board 100 receives a request packet RP where a processor identifier (210_1) and an acquisition request RQ1 (or a release request) of the right to access a shared memory SM are set, from an arbitrary request source processor 210_1 out of a plurality of processors 210_1 to 210_n.例文帳に追加

共有メモリボード100のバスインタフェース部110は、複数のプロセッサ210_1〜210_nの内の任意の要求元プロセッサ210_1から、プロセッサの識別子(210_1)及び共有メモリSMに対するアクセス権の獲得要求RQ1(又は解放要求)が設定されたリクエストパケットRPを受信する。 - 特許庁

A DMAC 22 performs data transfer to the main memory 13 without using the processor 11, and writes flag data 1 showing the end of data transfer processing in an end state storage area 13b of the main memory 13, and finally outputs an interrupt signal to the processor 11.例文帳に追加

DMAC２２は、主メモリ１３へ、プロセッサ１１を介さずにデータ転送を行い、主メモリ１３の終了ステータス記憶領域１３ｂにデータ転送処理の終了を示すフラグデータ１を書き込み、最後にプロセッサ１１に割り込み信号を出力する。 - 特許庁

To provide a processor which access a memory at a high speed for storing mixed data with a plurality of data types for addressing the data using each different mode and also for addressing a two dimensional data matrix, and a data processing system using the processor.例文帳に追加

二次元的に配列される、アドレッシングが異なる複数種類のデータが混在するメモリを高速にアクセスする処理装置及びそれを用いたデータ処理装置を提供する。 - 特許庁

The simulation model is provided with a processor model for condensing the operation of the processor into three stages, i.e. a fetch stage, an execution stage and a memory and write-back stage, and executing weight control of each stage when necessary.例文帳に追加

プロセッサの動作をフェッチステージ、実行ステージ、メモリおよびライトバックステージの３段のステージに集約し、それぞれのステージに必要に応じてウェイト制御を行うプロセッサモデルを備える。 - 特許庁

A detecting part (B) 12 detects whether the power of the information processor is turned on or off in the case the radio memory card 1 is inserted into the information processor.例文帳に追加

検出部（Ｂ）１２は、無線メモリカード１が情報処理装置に装着されている場合に、該情報処理装置の電源がオン状態にあるかオフ状態にあるかを検出する。 - 特許庁

A semiconductor device 1 according to an embodiment comprises: a processor 10; and a memory device 20 including a nonvolatile semiconductor storage device 22 and functioning as a main storage for the processor 10.例文帳に追加

実施形態の半導体装置１は、プロセッサ１０と、不揮発性半導体記憶装置２２を有し、プロセッサ１０に対する主記憶として機能するメモリ装置２０とを備える。 - 特許庁

Therefore, a surface patch description is given to the graphic processor, and the tessellation is completed by the single uninterrupted pass through the graphic processor, without storing an intermediate data in the memory.例文帳に追加

それ故、表面パッチ記述がグラフィックプロセッサに与えられ、そしてメモリに中間データを記憶せずに、グラフィックプロセッサを通して単一の非中断パスでテセレーションが完了される。 - 特許庁

When the pipeline accelerator is coupled to a processor as a part of a peer-vector machine 40, the memory assists transfer of data between the pipeline circuit and an application executed by the processor.例文帳に追加

パイプライン加速器がピア-ベクトル・マシン４０の一部としてのプロセッサと結合されている場合、メモリはパイプライン回路とプロセッサが実行するアプリケーションとの間におけるデータの転送を補助する。 - 特許庁