「memory processor」に関連した英語例文の一覧と使い方(23ページ目) - Weblio英語例文検索

To provide a device and a method for generating memory address and an image data processor which enable storage of image data in a free image size into a memory with high memory use efficiency and generation of a memory address by simple processing even in the image of an interlace system.例文帳に追加

自由な画像サイズの画像データを、高いメモリ使用効率でメモリに格納でき、インタレース方式の画像においても簡単な処理でメモリアドレスを生成できるメモリアドレス生成装置・方法および画像データ処理装置を提供する。 - 特許庁

In this data processor, a main processing logic is able to decide a portion of a memory which should be an assigned memory which can be accessed by an auxiliary processing logic, and access from the auxiliary processing logic to the assigned memory is controlled by a memory management unit.例文帳に追加

メイン処理ロジックは補助処理ロジックによってアクセスできる割り当てられたメモリとすべきメモリの一部を定めることができ、補助処理ロジックによる割り当てられたメモリへのアクセスを制御するためのメモリ管理ユニットが設けられる。 - 特許庁

This semiconductor processor has a first nonvolatile memory (21) in which memory information is erased in first data length; a second nonvolatile memory (22) in which memory information is erased in second data length; and a CPU (2).例文帳に追加

本発明に係る半導体処理装置は、第１データ長単位に記憶情報の消去が行われる第１の不揮発性メモリ（２１）と第２データ長単位に記憶情報の消去が行われる第２の不揮発性メモリ（２２）とＣＰＵ（２）とを有する。 - 特許庁

Relating to a distributed memory type information processor, presentation memory modules 14-1 and 14-3 supplies elements sorted inside their own memory modules, together with order numbers via a bus 24 divided by a switch 30 or the like to judgment memory modules 14-2 and 14-4.例文帳に追加

分散メモリ型の情報処理装置において、提示メモリモジュール14−1、14−3が自己のメモリモジュール内でソートされた要素を順位番号とともに、スイッチ３０などにより分割されたバス２４を介して、判定メモリモジュール14−2、14−4に与える。 - 特許庁

Inter-processor communication is used as penalty, and the result of the combination of the processor and task for avoiding penalty most is adopted so that it is possible to realize the consistency between the distributed memories and the shared memory.例文帳に追加

プロセッサ間での通信をペナルティとして、最もペナルティを避けたプロセッサとタスクの組合せの結果を採用して分散−共有メモリ間の整合性をとる。 - 特許庁

This refrigerator possesses an information processor, and that information processor possesses an information processing circuit 20, a display 21, a printer 23, a touch panel input device 24, and a memory 25.例文帳に追加

本発明の冷蔵庫は情報処理装置を具え、該情報処理装置は、情報処理回路20、表示装置21、プリンタ装置23、タッチパネル入力装置24及びメモリ25を具えている。 - 特許庁

To provide a multi-core processor system dynamically adding/deleting an area to be used by a multi-core processor as a main memory, while maintaining the consistency of a cache.例文帳に追加

キャッシュの一貫性を保ちつつマルチコアプロセッサがメインメモリとして使用できる領域を動的に追加／削除することができるマルチコアプロセッサシステムを提供する。 - 特許庁

Data read out of the memory M are segmented by a computing element 28, held in an arithmetic result register 32, and sent to the processor P through a processor interface circuit 10.例文帳に追加

メモリＭから読み出されたデータは、演算器２８で切出し処理されて、演算結果レジスタ３２に保持され、プロセッサインタフェース回路１０を介してプロセッサＰに送られる。 - 特許庁

To suppress deterioration of processing efficiency accompanying carrying out of inter-core communication and memory access by using the same bus, in an information processor having a plurality of processor cores.例文帳に追加

複数のプロセッサコアを有する情報処理装置において、同一バスを使用してコア間通信とメモリアクセスを行なうことに伴う処理効率低下を抑制する。 - 特許庁

An information processing device 1000 comprises a main processor 200 for centrally controlling the entire device, a graphics processor 100 for performing image processing computations, and a main memory 50.例文帳に追加

情報処理装置１０００は、装置全体を統括的に制御するメインプロセッサ２００と、画像処理演算を行うグラフィックプロセッサ１００と、メインメモリ５０を備える。 - 特許庁

The audio reproduction device has: a first processor 1; a second processor 2 for performing decoding processing of compressed sound data; and a memory 3 for storing data after the decoding.例文帳に追加

本発明にかかるオーディオ再生装置は、第１のプロセッサ１と、圧縮された音声データをデコード処理する第２のプロセッサ２と、デコード後データを格納するメモリ３と、を有する。 - 特許庁

To provide an image processor and its method capable of preventing an external memory of the image processor from being accessed from respective processing units, and capable of improving its operation efficiency.例文帳に追加

各処理ユニットが画像処理装置の外部のメモリをアクセスするのを防ぎ、動作効率を高めることのできる画像処理装置およびその方法を提供する。 - 特許庁

To provide an image processing method and an image processor, that can effectively utilize a memory and relieve the circuit load, and to provide an image forming device provided with the processor.例文帳に追加

メモリの有効利用および回路負荷の軽減を図ることができる画像処理方法および画像処理装置並びにそれを備えた画像形成装置を提供する。 - 特許庁

A medium processor 30 is provided with a processor core 1, a DMA controller 2, a D/A converter 3, an A/D converter 4, an interface 5, a main memory 6, a local bus 7, and a global bus 8.例文帳に追加

メディアプロセッサ３０には、プロセッサコア１、ＤＭＡコントローラ２、Ｄ／Ａコンバータ３、Ａ／Ｄコンバータ４、インターフェース５、主メモリ６、ローカルバス７、及びグローバルバス８が設けられる。 - 特許庁

To provide a repair operation method for a semiconductor memory and its repair operation processor in which size of a data storage area can be reduced, and operation speed of an operation processor is increased.例文帳に追加

データ記憶領域サイズの縮小を可能とし且つ演算処理も高速化される半導体メモリのリペア演算方法及びそのリペア演算処理装置を提供する。 - 特許庁

The master processor 2 or the slave processor 3 to which the interrupt request signals IRQ1, IRQ2 are input performs the operation of reading the data stored in the shared memory 6.例文帳に追加

割り込み要求信号ＩＲＱ１，ＩＲＱ２が入力されたマスタプロセッサ２、あるいはスレーブプロセッサ３は、共用メモリ６に格納されたデータの読み出し動作を行う。 - 特許庁

The host processor 20 includes: a scheduling processing part; and a shared memory allocation processing part allocating an application are corresponding to a process allocated to each the slave processor 30.例文帳に追加

ホストプロセッサ２０は、スケジューリング処理部と、各スレーブプロセッサ３０に割り振ったプロセスに対応したアプリケーション領域を割り当てる共有メモリ割り当て処理部とを含む。 - 特許庁

Meanwhile, the processor 10 reads a group of instructions about the OS from a flash memory 14 and executes them concurrently in time with the execution of the preparatory process by the processor 11.例文帳に追加

一方、プロセッサ１０は、プロセッサ１１による準備処理の実行と時間的に並行して、フラッシュメモリ１４からＯＳに関する命令群を読み出して実行する。 - 特許庁

To provide a communication device capable of easily communicating with an external processor while preventing the long-time remaining of data in a shared memory between the communication device and the external processor.例文帳に追加

外部のプロセッサとの間で、共有メモリ内にデータが長時間滞留しないようにして通信を行うことが容易に可能な通信装置を提供する。 - 特許庁

To provide an image processor and an image processing method in which throughput is improved and a memory is efficiently used by reducing the processing burden of a processor such as CPU.例文帳に追加

ＣＰＵ等のプロセッサの処理負担を軽減し処理速度の高速化を図ると共に、メモリの効率利用が図れる画像処理装置及び画像処理方法を提供する。 - 特許庁

The channel interface provides a channel for executing communication with, for instance, a processor facility, a memory flow control facility, a machine status register, and an external processor interrupt facility.例文帳に追加

チャンネル・インターフェースは、例えば、プロセッサ・ファシリティ、メモリ・フロー制御ファシリティ、マシン・ステータス・レジスタ、および外部プロセッサ割り込みファシリティと通信するためのチャンネルを提供する。 - 特許庁

After initialization, a master processor 1 takes compressed master processor operation information stored in an external recording device 3 into an individual memory 12 in the processor itself, stores it in a designated area and decompresses this master processor operation information by using a decompressing function 11.例文帳に追加

主プロセッサ１は初期設定後、外部記録装置３に格納されている圧縮された主プロセッサ運転情報を自装置内の個別メモリ１２に取込んで指定エリアに格納し、その主プロセッサ運転情報を圧縮解凍機能１１によって解凍する。 - 特許庁

When executing a program with a model of a processor on a computer simulation, the computer simulation program assigns a flag for a memory element indicating whether or not writing has been already executed for each memory element in the memory area accessed by the model of the processor.例文帳に追加

計算機シミュレーションプログラムは、計算機シミュレーション上でプロセッサのモデルによりプログラムを実行する際に、プロセッサのモデルがアクセスするメモリ領域のメモリ要素の各々に対して、メモリ要素への書き込みが既に行われたか否かを示すフラグを割り当てることを特徴とする。 - 特許庁

This router 110 is provided with an analysis circuit 111 which controls an access to a TRIE memory 112, a control interface 113 which controls the router 110, a processor 114 which executes updating procedures of the memory 112, and a memory region 115 to which the processor 114 makes an access.例文帳に追加

ルータ（１１０）は、ＴＲＩＥメモリ（１１２）へのアクセスを制御する解析回路（１１１）と、ルータを管理するための管理インタフェース１１３と、ＴＲＩＥメモリ（１１２）の更新手順を実行するプロセッサ（１１４）と、プロセッサ（１１４）がアクセスするメモリ領域（１１５）とを備える。 - 特許庁

In the semiconductor device with a processor for debugging, a normal processing instruction and an output instruction CHKA to the trace memory to be outputted to the trace memory useful for traces different from the normal processing instruction are mounted on the processor and data is written in the trace memory at a preset position.例文帳に追加

デバック用プロセッサを備えた半導体装置において、通常処理命令と、この通常処理命令とは異なるトレースに有用なトレースメモリに出力するためのトレースメモリへの出力命令ＣＨＫＡを、プロセッサに実装し、予め設定された位置でトレースメモリにデータ書き込む。 - 特許庁

The memory control processor 102 of the host 100 of priority use uses a cache memory 105 for accessing data in the data area until the cancel of priority use and the memory control processor 102 of the other host 100 does not access the data in the data area during that use.例文帳に追加

優先使用のホスト１００の記憶制御プロセッサ１０２は、優先使用解除までの間は前記データ領域のデータのアクセスにキャッシュメモリ１０５を使用し、他のホスト１００の記憶制御プロセッサ１０２は、その間は前記データ領域のデータについてはアクセスを行わない。 - 特許庁

In the multiprocessor system 100, a memory manager 200 makes a processor 110 execute matching processing while ensuring the matching property between a data cache 116 and a shared memory 158 of the processor 110 on condition that the address of a read request from a processor 120 is contained in the range of addresses for which the matching property of the data cache 116 and the shared memory 158 is requested.例文帳に追加

マルチプロセッサシステム１００におけるメモリマネージャ２００は、プロセッサ１２０からのリード要求のアドレスが、プロセッサ１１０のデータキャッシュ１１６と共有メモリ１５８との整合性が要求されるアドレスの範囲に含まれることを条件に、データキャッシュ１１６と共有メモリ１５８との整合性を保つ整合処理をプロセッサ１１０に実行せしめる。 - 特許庁

A multiprocessor system 10 includes a data streaming unit 2000, which is connected between processor cores 200 and an external memory 500 and is set to obtain data from the external memory 500 in advance for use by the multiple processor cores 200.例文帳に追加

マルチプロセッサシステム１０は、プロセッサコア２００と外部メモリ５００間を接続し、多重のプロセッサコア２００による使用のため、データを外部メモリ５００から事前に取得するように設定された、データストリーミングユニット２０００を含む。 - 特許庁

Corresponding to the amount of data in this memory, a signal generator generates a signal to be transmitted to the processor system 10 and a circuit controls the transfer of the data from the memory at a speed determined by the processor system 10.例文帳に追加

このメモリにおけるデータの量に応じて、信号ジェネレータが前記プロセッサシステム１０へ伝送するための信号を生成し、また、回路が前記プロセッサシステム１０により決定された速度で、前記メモリからのデータの転送を制御する。 - 特許庁

To solve a problem that an image processor becomes inactive and a fatal fault results when specific information such as a serial number for each image processor stored in a nonvolatile memory is erased by the exhaustion of a backup power source of the nonvolatile memory.例文帳に追加

不揮発性メモリ内に格納されるシリアル番号などの画像処理装置毎の固有情報が、前記不揮発性メモリのバックアップ電源の消耗により消えてしまった場合は、不作動になり、致命的な故障に繋がる。 - 特許庁

Generally, in between an access time from a processor in each MCP with respect to a main memory in the same MCP, and an access time from a processor in an MCP to a main memory packaged in another MCP, the latter requires more time.例文帳に追加

一般的に、各ＭＣＰ内のプロセッサから同一ＭＣＰ内の主記憶に対するアクセス時間と、あるＭＣＰ内のプロセッサから他のＭＣＰに実装された主記憶へのアクセス時間とでは、後者の方が時間を要する。 - 特許庁

Whether or not the cycle is a memory read cycle is detected and when the relation between the clock of the system side and the clock of the high-speed processor side is specific in the memory read cycle, a burst ready signal is quickened in phase and outputted to a processor.例文帳に追加

メモリリードサイクルか否かを検出し、メモリリードサイクルの場合であってシステム側のクロックと高速処理装置側のクロックとの関係が所定の場合には、バーストレディの信号の位相を早めてプロセッサ３に出力する。 - 特許庁

Reading, writing of the input buffer memory 112 and output buffer memory 113 are controlled by a DMA 114 according to the processing state of the processor 111 and the data input/output is performed even during the arithmetic processing of the processor 111.例文帳に追加

ＤＭＡ１１４は、入力バッファメモリ１１２、出力バッファメモリ１１３の読み出し、書き込みをプロセッサ１１１の処理状況に応じて制御し、プロセッサ１１１の演算処理中でもデータの入出力が行われるようにする。 - 特許庁

Each of processor modules is provided with a local memory for generating control information, transmitting means for transmitting the generated control information to the other processor module, receiving means for receiving control information generated by the other processor module different from the relevant other processor module, and recording means for storing the received control information in the local memory.例文帳に追加

各プロセッサモジュールが制御情報を生成するローカルメモリと、生成された制御情報を他のプロセッサモジュールへ送信する送信手段と、当該他のプロセッサモジュールと異なる他のプロセッサモジュールが生成した制御情報を受信する受信手段と、受信した制御情報を上記ローカルメモリに記憶する記録手段とを備えて構成される。 - 特許庁

This testing method of ASIC (application specific integrated circuit 100 executes a test routine 128 in an incorporated memory 120 or an external memory by using an incorporated processor 110 in the ASIC.例文帳に追加

ＡＳＩＣ（１００）のテスト方法であって、ＡＳＩＣ内の組込みプロセッサ（１１０）を用いて、組込みメモリ（１２０）または外部メモリ中のテストルーチン（１２８）を実行する。 - 特許庁

To provide a test system automatically generating a command row generating an access to a memory by same timing from a plurality of processors in a symmetric multi-processor sharing a memory.例文帳に追加

メモリを共有するSymmetric Multi プロセッサにおいて、複数プロセッサから同一タイミングでメモリへのアクセスを発生する命令列を自動生成する試験方式を提供する。 - 特許庁

Next, collective transfer is performed from the shared memory SM to a transfer destination local memory LM by a block transfer instruction or a DMA of the processor 1a before reading transfer data.例文帳に追加

次に、転送データの読み込みに先立って、プロセッサ１ａのブロック転送命令あるいはDMAで、共有メモリSMから転送先ローカルメモリLMにまとめて転送を行う。 - 特許庁

An address bus monitor part 106 monitors existence of an unauthorized memory access by a processor, based on the information for designating the memory area which is outputted by the selecting circuit 133.例文帳に追加

アドレスバス監視部１０６は、選択回路１３３が出力するメモリ領域を指定する情報に基づいて、プロセッサによる不正メモリアクセスの発生の有無を監視する。 - 特許庁

To provide an information processor, an information processing method and an information processing program, allowing securement of a memory of proper size when previously securing the memory.例文帳に追加

メモリを予め確保する場合に、適切なサイズのメモリを確保することを可能とする情報処理装置、情報処理方法、及び情報処理プログラムを提供する。 - 特許庁

To solve problems that the costs of a system are increased when a bootstrap program is stored in a NOR type flash memory in an information processor storing a main program in a NAND type flash memory.例文帳に追加

メインプログラムをＮＡＮＤ型フラッシュメモリに格納する情報処理装置において、ブートストラッププログラムをＮＯＲ型フラッシュメモリに格納すると、システムのコストが高くなる。 - 特許庁

After switching to an array reading mode of the flash memory is ended, the flash memory outputs an interruption signal to a processor through an interruption output terminal B.例文帳に追加

フラッシュメモリのアレイ読み出しモードへの切り替えが終了した後、このフラッシュメモリは、割り込み出力端子［Ｂ］を通じてプロセッサに割り込み信号を出力する。 - 特許庁

In this image processing system, a memory interface 3 is interposed between the processor 1 and an image memory 2, and is provided with an address conversion part 3a and an interpolation calculation part 3b.例文帳に追加

画像処理システムにおけるメモリインターフェイス３は、プロセッサ１と画像メモリ２との間に介在し、アドレス変換部３ａと、補間演算部３ｂとが設けられている。 - 特許庁

To provide an image processor which when performing fallback processing within limited free memory, minimizes a time for compression after waiting for a free memory is finished, even when a compressibility is high.例文帳に追加

限られたメモリ容量内でフォールバック処理を行う際、空きメモリ待ち解消後の圧縮処理時間を、圧縮率が高い場合でも最小限に抑える。 - 特許庁

An exemplary system (38) includes: a memory (43) for storing radar reflectance data in a three-dimensional buffer; a display device (44); and a processor (42) for performing data communication with the memory (43) and the display device (44).例文帳に追加

典型的なシステム（38）は、レーダー反射データを三次元バッファに格納するメモリ（43）と、表示装置（44）と、メモリおよび表示装置とデータ通信するプロセッサ（42）とを含む。 - 特許庁

When receiving a data updating command from a maintenance terminal 4, the working processor 11a updates the data of an operation memory 12a and updates the data of a backup memory 13a.例文帳に追加

現用系プロセッサ１１ａは、保守端末４からデータ更新コマンドを受信すると、運用メモリ１２ａのデータ更新を行ない、バックアップメモリ１３ａのデータ更新を行なう。 - 特許庁