「serial clock」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The parallel-serial converter circuit 100 converts (m×n)-bit (m and n are natural numbers) parallel data of a clock frequency f to 1-bit serial data of a clock frequency f×m×n.例文帳に追加

パラレルシリアル変換回路１００は、クロック周波数ｆ、ｍ×ｎ（ｍ、ｎは自然数）ビットのパラレルデータを、クロック周波数ｆ×ｍ×ｎ、１ビットのシリアルデータに変換する。 - 特許庁

A biphase modulation circuit 15 outputs serial data comprising the serial audio data and auxiliary information after applying biphase modulation based on the clock outputted from the clock generator 13.例文帳に追加

クロック発生器１３から出力されたクロックに基づいて、バイフェーズ変調回路１５はシリアルオーディオデータや補助情報からなるシリアルデータをバイフェーズ変調して出力する。 - 特許庁

The sequencer 18 is driven with a clock outputted from a microcomputer 18 as a clock source and the serial data 32 are inputted to a serial interface 76 in the microcomputer 72.例文帳に追加

前記シーケンサ１８は、マイコン１８から出力されるクロックをクロック源として駆動し、前記シリアルデータ３２は、前記マイコン７２内のシリアルインターフェース７６に入力される。 - 特許庁

When a clock for achieving synchronization is disconnected, the serial memory 11 may be restarted.例文帳に追加

同期を採るためのクロックが断になったときシリアルメモリ１１を再起動してもよい。 - 特許庁

Thus, the sure operation can be obtained with a sufficient timing margin between the inverted serial clock and the parallel clock.例文帳に追加

したがって、反転シリアル用クロックとパラレル用クロックとの十分なタイミングマージンにより、確実な動作を得ることができる。 - 特許庁

The high speed serial bus model 5 fetches the reference clock signal of an ASIC2 being a verification object circuit as a reception clock signal.例文帳に追加

高速シリアルバスモデル５は、検証対象回路であるASIC２の基準クロック信号を受信クロック信号として取り込む。 - 特許庁

To provide a serial communication apparatus that attains serial communication without the need for a circuit operating clock so as to check communication contents.例文帳に追加

回路動作用クロックを持つことなくシリアル通信が可能で、通信内容のチェックも可能なシリアル通信装置を提供する。 - 特許庁

In this case, a portion of a serial data signal is expressed by controlling the impedance of the line for transmitting serial clock signals.例文帳に追加

このとき、シリアルクロック信号を伝送する線路のインピーダンスを制御することによって、シリアルデータ信号の一部を表現する。 - 特許庁

The serial bus (2) comprises a serial signal line (2A), a clock signal line (2B), and a strobe signal line (2C) to transmit a strobe signal.例文帳に追加

シリアルバスを、シリアル信号線（２Ａ）、クロック信号線(２Ｂ)、及びストローブ信号を伝達するストローブ信号線(２Ｃ)により構成する。 - 特許庁

To provide a common-clock-based serial transfer circuit whose transfer speed can be further increased even if the operating frequency of a serial clock has reached its upper limit, without having to add a new serial data signal line.例文帳に追加

シリアルクロックの動作周波数が上限に達していても、新たなシリアルデータ信号線路を追加することなく、転送速度のさらなる高速化が可能な、共通クロック方式のシリアル転送回路を提供する。 - 特許庁

The present invention includes a generation section for generating multi-phase serial data with serial data delayed by predetermined time and an oversampling section for oversampling the multi-phase serial data with a multi-phase clock.例文帳に追加

シリアルデータを所定時間だけ遅延させた多相シリアルデータを生成する生成部と、その多相シリアルデータを多相クロックでオーバーサンプリングするオーバーサンプリング部と、を備えた。 - 特許庁

MULTIPLEXER CIRCUIT AND LATCH CLOCK GENERATING CIRCUIT FOR PARALLEL-SERIAL CONVERSION FOR MULTIPLICATION例文帳に追加

多重化回路及びその多重化のための並直列変換用ラッチクロック生成回路 - 特許庁

WORD CLOCK GENERATOR TO SYNCHRONIZE WITH TIMING REFERENCE BIT STRING IN SERIAL DIGITAL SIGNAL例文帳に追加

シリアル・デジタル信号に内在するタイミング基準ビット列に同期するワード・クロック発生器 - 特許庁

The driving LSI 50A operates with a master clock MCLK, but reading of the correction data from the fast serial I/F flash memory 40A is performed on the basis of a serial clock SCK synchronized with the master clock MCLK.例文帳に追加

前記駆動ＬＳＩ５０ＡはマスタークロックＭＣＬＫによって動作するが、補正データの高速シリアルＩ／Ｆフラッシュメモリ４０Ａからの読み出しは、マスタークロックＭＣＬＫに同期したシリアルクロックＳＣＫに基づいて行われる。 - 特許庁

The high-speed serial interface circuit includes a data receiver circuit 10, a clock receiver circuit 20, a logic circuit block 30 having at least a serial/parallel conversion circuit 40, a free-running clock generating circuit 70 and a clock-detecting circuit 80.例文帳に追加

高速シリアルインターフェース回路は、データレシーバ回路１０、クロックレシーバ回路２０、シリアル／パラレル変換回路４０を少なくとも有するロジック回路ブロック３０、自走クロック生成回路７０、クロック検出回路８０を含む。 - 特許庁

An interface circuit 103 is a clock synchronous serial interface circuit provided in a peripheral device 102 of a system for transmitting a serial clock from a CPU 101 to the peripheral device 102 and transmitting and receiving serial data containing address information of the peripheral device 102 and data information by the serial clock.例文帳に追加

インターフェイス回路１０３は、ＣＰＵ１０１から周辺デバイス１０２へシリアルクロックを送出するとともに、シリアルクロックによって周辺デバイス１０２のアドレス情報とデータ情報とを含むシリアルデータを送受信するシステムの周辺デバイス１０２に設けられるクロック同期式シリアルインターフェイス回路である。 - 特許庁

The means 15 transmits video data, a reproduction clock, the selection signal, and a synchronous clock to a serial data receiving means 16.例文帳に追加

シリアルデータ伝送手段１５は、映像データ、再生クロック、選択信号、同期クロックをシリアルデータ受信手段１６に伝送する。 - 特許庁

The means 16 outputs the video data, the regenerated clock, the selection signal and the synchronous clock from the received serial data.例文帳に追加

シリアルデータ受信手段１６は、受信したシリアルデータから映像データ、再生クロック、同期クロック、選択信号を出力する。 - 特許庁

During a time period from when one serial signal is transferred to when the next serial signal is transferred, two fire clock signals are continuously supplied.例文帳に追加

１つのシリアル信号が転送された後、次のシリアル信号が転送される前に、ファイアクロック信号は連続して２つ供給される。 - 特許庁

A serial-data generating part 25 of the transmitter 21 transmits serial data 24 and a strobe signal 27 in synchronization with the synchronization clock signal 26.例文帳に追加

送信機２１のシリアルデータ生成部２５は、同期用クロック信号２６に同期して、シリアルデータ２４およびストローブ信号２７を送信する。 - 特許庁

To generate a serial data stream capable of transferring a data signal and a clock signal through one control line in serial data transfer.例文帳に追加

シリアルデータ転送において、１本の制御線でデータ信号及びクロック信号を転送できるシリアルデータ列を生成することにある。 - 特許庁

The receiver circuit receives serial data including predetermined patterns so as to generate sampled data by synchronizing the serial data with a clock signal and by sampling the same.例文帳に追加

レシーバ回路は、所定のパターンを含むシリアルデータを受け取り、クロック信号に同期してシリアルデータをサンプリングしてサンプルドデータを生成する。 - 特許庁

At the receiver 5, the respective signals are reproduced by a serial/parallel converter 55 using a clock signal reproduced, on the basis of the serial signals.例文帳に追加

受信器５でこのシリアル信号に基づいて再生したクロック信号を用いてシリアル／パラレル変換器５５で各信号を再生する。 - 特許庁

A serializer 13 converts processing data into wireless transmission serial data with a prescribed clock frequency and a transmitter 11 transmits the serial data.例文帳に追加

処理データはシリアライザ１３により所定クロック周波数の無線伝送用シリアルデータに変換され、送信機１１から送出される。 - 特許庁

Then part of transmission lines including serial data lines and serial clock lines for transmitting serial signals from the CPU 123 to each serial-parallel converting element of the sub-relay board 130 is shared.例文帳に追加

ＣＰＵ１２３からサブ中継基板１３０の各シリアル−パラレル変換素子に対してシリアル信号を送信するためのシリアルデータ線及びシリアルクロック線の各々についてその送信線の一部を共通に使用する。 - 特許庁

The read data are inputted to a parallel/ serial converting circuit 3, converted from parallel data into serial data by a clock generated by a clock generating circuit 5, and supplied to a CPU 4.例文帳に追加

読出されたデータはパラレル／シリアル変換回路３に入力され、クロック発生回路５で発生されるクロックによってパラレルデータからシリアルデータに変換され、ＣＰＵ４に供給される。 - 特許庁

The clock data recovery circuit has a SerDes circuit 101 for receiving a serial data and a reference SerDes circuit 102 for receiving a parallel running clock signal, wherein the SerDes circuit 101 carries out serial-parallel conversion of the serial data received by a regenerated clock which is phase-controlled using a phase control signal P_CS generated by the reference SerDes circuit 102.例文帳に追加

シリアルデータを受信するSerDes回路101と、並走クロック信号を受信する参照SerDes回路102とを有し、SerDes回路101は、参照SerDes回路102の生成した位相制御信号P_CSを用いて位相制御された再生クロックにより受信したシリアルデータの直列並列変換を行う。 - 特許庁

The reception circuit 28B_1 regenerates the clock BCLK whose frequency is a multiple of four of that of the transferred clock PCLK and supplies the clock BCLK to a serial-to-parallel conversion circuit 41.例文帳に追加

受信回路２８Ｂ１では、転送されたクロックＰＣＬＫの周波数を４逓倍したクロックＢＣＬＫが再生され、直並列変換回路４１に供給される。 - 特許庁

To provide a clock abnormality detection system which detects abnormal operations of a clock by using serial communication, thereby preventing a malfunction of the system due to the abnormal operations of the clock.例文帳に追加

シリアル通信を用いてクロックの異常動作を検知することで、クロックの異常動作によるシステムの誤作動を防止するクロック異常検知システムを提供する。 - 特許庁

METHOD FOR REDUCING CLOCK SIGNAL AND DATA TIME SKEW IN CLOCK SIGNAL AND DATA SEPARATION TYPE SERIAL DATA COMMUNICATION SYSTEM COMPOSED OF MULTIDROP SYSTEM AND MAKING CLOCK SIGNAL TRANSMISSION LINE SINGLE LINE例文帳に追加

マルチドロップ方式で構成されたクロック信号・データ分離型シリアルデータ通信方式におけるクロック信号・データタイムスキューの低減方法とクロック信号伝送線の単線化 - 特許庁

A control section 3 transmits a serial communication enable signal EN and a serial clock signal CL generated therein to each of an LCD display drivers 2a to 2n being a plurality of circuits to be controlled through a shared serial communication enable line 4a and a shared serial clock line 4b, respectively.例文帳に追加

制御部３で発生したシリアル通信許可信号ＥＮおよびシリアルクロック信号ＣＬとを複数の被制御回路であるＬＣＤ表示ドライバ２ａ乃至２ｎの各々に対し共用のシリアル通信許可ライン４ａおよび共用のシリアルクロックライン４ｂによりそれぞれ共通伝送する。 - 特許庁

To provide a synchronizing device for receiving serial data, which can correctly synchronize a received clock even if the waveform of the serial data is distorted in a receiving device receiving the serial data.例文帳に追加

シリアルデータを受信する受信装置において、シリアルデータの波形に歪みがあっても、受信クロックの同期を正しく行うことができるシリアルデータ受信の同期装置を提供する。 - 特許庁

The serial data cursor has a length equal to word time decided by the clock regenerated from serial digital data stream and protocol parameter for the serial digital data stream in horizontal direction.例文帳に追加

シリアル・データ・カーソルは、水平方向にシリアル・デジタル・データ・ストリーム用プロトコルのパラメータ及びシリアル・デジタル・データ・ストリームから再生したクロックから決まるワード・タイムと等しい長さを有する。 - 特許庁

To provide a digital television transmission system provided with a data pulse and transmission clock pulse recovery circuit that recovers a data pulse and a transmission clock pulse from a serial data pulse stream.例文帳に追加

シリアルデータパルスストリームから、データパルス及び伝送クロックパルスを回復させる回路付きのデジタルテレビ伝送システムを提供する。 - 特許庁

A master device 10 is connected to each of slave devices 21-2N through one transfer clock C, a serial data signal D, and a clock weight signal W.例文帳に追加

マスタデバイス10とスレーブデバイス21〜2Nの間が各１本の転送クロックＣとシリアルデータ信号Ｄとクロックウエイト信号Ｗで接続される。 - 特許庁

Next, the clock synchronization part 10 compares the respective phases of the plurality of serial data with the phase of the clock oscillated by the oscillator 2.例文帳に追加

次に、クロック同期部１０は、複数のシリアルデータそれぞれの位相と、発振器２によって発振されたクロックの位相とを比較する。 - 特許庁

The clock synchronization part 10 selects serial data suitable for synchronization with the clock oscillated by the oscillator 2 based on the comparison result.例文帳に追加

そして、クロック同期部１０は、比較結果に基づいて、発振器２によって発振されたクロックとの同期に適したシリアルデータを選択する。 - 特許庁

The enable signal 10 and the clock 7 are inputted to an AND circuit 3 to generate a serial signal clock 11.例文帳に追加

イネーブル信号１０とパラレル／シリアル変換用クロック７は、ＡＮＤ回路３に入力され、シリアル信号用クロック１１が生成される。 - 特許庁

A transmitter 1 includes: a clock generating portion 4; FIFO portion 6; and a serial signal generating portion 7.例文帳に追加

送信機１は、クロック生成部４、ＦＩＦＯ部６及びシリアル信号作成部７を備える。 - 特許庁

To accurately extract a clock signal from received serial data without expanding circuit scale.例文帳に追加

回路規模を大きくすることなく、受信したシリアルデータからクロック信号を精度よく抽出する。 - 特許庁

To provide a parallel-serial converter circuit allowing the clock frequency and data width to be set flexibly.例文帳に追加

クロック周波数やデータ幅を柔軟に設定可能なパラレルシリアル変換回路を提供する。 - 特許庁

To securely fetch a serial data sin which is asynchronous with a clock clk, so as to convert into a parallel data dat[0]-dat[N-1].例文帳に追加

クロックclkとは非同期のシリアルデータsinを確実に取り込んでパラレルデータdat[0]〜dat[N-1]に変換する。 - 特許庁

Further, the data transmitting apparatus 1 embeds information of a clock signal clk in the serial data to be output.例文帳に追加

さらに、データ送信装置１は、出力するシリアルデータにクロック信号clkの情報を埋め込む。 - 特許庁

EQUIPHASE MULTI-PHASE CLOCK SIGNAL GENERATOR CIRCUIT AND SERIAL DIGITAL DATA RECEIVING CIRCUIT USING THE SAME例文帳に追加

等位相多相クロック信号発生回路およびそれを用いたシリアルディジタルデータ受信回路 - 特許庁

METHOD AND DEVICE FOR PERFORMING CLOCK COMBINATION BY USING UNIVERSAL SERIAL BUS DOWNSTREAM RECEPTION SIGNAL例文帳に追加

ユニバーサルシリアルバスダウンストリーム受信信号を使用してクロック合成を行うための方法及び装置 - 特許庁