「static timing analysis」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

LOW VOLTAGE SWING BUS ANALYSIS METHOD USING STATIC TIMING ANALYZER例文帳に追加

静的タイミング解析装置による低電圧スイングバスの解析方法 - 特許庁

Static timing analysis is a point-to-point delay analysis of a design network with respect to a given set of constraints. 例文帳に追加

静的タイミング解析は、与えられた一組の制約に関する設計ネットワークの点対点遅延解析である。 - コンピューター用語辞典

To reduce a time needed for creating a cell delay library for a statistical static timing analysis (STA).例文帳に追加

統計的ＳＴＡ用のセル遅延ライブラリの作成に要する時間を削減すること。 - 特許庁

FALSE PATH DETECTION AND CHECK METHOD FOR STATIC TIMING ANALYSIS METHOD例文帳に追加

静的タイミング解析方法におけるフォールスパス検出方法およびフォールスパス検査方法 - 特許庁

A static timing analysis is executed by using the STA script sentence 14 (step S14).例文帳に追加

そのＳＴＡスクリプト文１４を用いて静的タイミング解析を実行する（ステップＳ１４）。 - 特許庁

To provide a method to easily detect an error in specification of a false path in static timing analysis.例文帳に追加

スタティックタイミング解析におけるフォールスパス指定の誤りを容易に検出できる方法を提供する。 - 特許庁

By applying a static timing analysis (STA) algorithm, timing information about one or more gates in a digital circuit is generated (36).例文帳に追加

静的タイミング解析（STA）アルゴリズムを適用することで、ディジタル回路中の１以上のゲートに関するタイミング情報を生成する３６。 - 特許庁

To provide a low voltage swing bus analysis method using a static timing analyzer, which allows timing verification to be easily and accurately performed.例文帳に追加

簡単かつ正確にタイミング検証を行える静的タイミング解析装置による低電圧スイングバスの解析方法を提供する。 - 特許庁

Then, a timing analyzing tool command generating part 15 generates the command of a static timing analyzing tool for the static timing analysis of a logic circuit from the timing specification stored in this timing specification storage part 14 and stores this generated command in a timing analyzing tool command storage part 17.例文帳に追加

そして、タイミング解析ツールコマンド生成部１５は、このタイミング仕様記憶部１４に記憶されたタイミング仕様から論理回路を静的タイミング解析する静的タイミング解析ツールのコマンドを生成し、この生成したコマンドをタイミング解析ツールコマンド記憶部１７に記憶させる。 - 特許庁

This timing analysis device performs a static timing analysis (STA) (a step 23) to extract a net under strict timing conditions (a step 24) from the analysis result in the step 23 and generates a timing list 37.例文帳に追加

タイミング解析装置は、静的タイミング解析処理（ＳＴＡ）（ステップ２３）において、静的タイミング解析処理を実行し、タイミングリスト生成処理（ステップ２４）において、ステップ２３における解析結果から、タイミングが厳しいネットを抽出してタイミングリスト３７を生成する。 - 特許庁

Then, STA(static timing analysis) S5-3 in consideration of the voltage drop quantity is executed, so that timing information can be acquired, and a critical path is recognized according to the timing information.例文帳に追加

電圧降下量を考慮可能なＳＴＡ（静的タイミング解析）Ｓ５−３を実施してタイミング情報を得ると共に、このタイミング情報よりクリティカルパスの認識を行う。 - 特許庁

To automatically design an RTL circuit for facilitating static timing analysis without any possibility of falling into the instable state of oscillation or the like from an operation description.例文帳に追加

動作記述から、発振等の不安定状態になる可能性がなく、スタティックタイミング解析が容易なＲＴＬ回路を自動設計する。 - 特許庁

A setup and hold analysis can be performed by the static timing analyzing tool, by connecting a timing analyzing register to the combination circuit being an analytical object.例文帳に追加

解析対象となる組合せ回路について、タイミング解析用レジスタを接続することにより、セットアップ、ホールド解析を静的タイミング解析ツールにて行うことができるものである。 - 特許庁

To provide a system and a method for statistical or a probabilistic static timing analysis of a digital circuit, taking into account a statistical delay variation.例文帳に追加

統計的な遅延変動を考慮した、デジタル回路の統計的または確率的な静的タイミング解析のためのシステムおよび方法を提供すること。 - 特許庁

A path delay information generation part 1 performs static timing analysis based on cell delay information 14 and design circuit information 15 to generate path delay information 17.例文帳に追加

パス遅延情報生成部１は、セルの遅延情報１４と設計回路情報１５とに基づいて静的タイミング解析を行ってパス遅延情報１７を生成する。 - 特許庁

Static timing analysis 7 uses delay models 3 prepared by the function blocks and wiring RC information 6 to extract the critical path at chip level by the CAD tool.例文帳に追加

スタティックタイミング解析７は機能ブロック単位に作成された遅延モデル３と配線ＲＣ情報６を使用し、ＣＡＤツールにてチップレベルでのクリティカルパスを抽出する。 - 特許庁

A static timing analysis device includes a time function generation part 12, a slack function generation part 13, a power supply domain voltage constant determination part 14, a slack value calculation part 15, and an output part 16.例文帳に追加

静的タイミング解析装置は、時刻関数生成部１２と、スラック関数生成部１３と、電源ドメイン電圧定数決定部１４と、スラック値計算部１５と、出力部１６と、を備える。 - 特許庁

In this case, after circuit design (S101), verification (S102) such as static timing analysis (STA) is performed, and the place and the number of programmable delay circuits to be inserted into the digital system are limited (S103) based on the result of the STA.例文帳に追加

この際に、回路設計後（Ｓ１０１）に静的タイミング解析（ＳＴＡ）などの検証（Ｓ１０２）を行い、このＳＴＡの結果に基づいて、ディジタルシステム内に挿入するプログラマブル遅延回路の場所および数を限定する（Ｓ１０３）。 - 特許庁

Functional verification between a net list 12 generated by the test synthesis and a timing verified net list by the static timing analysis is verified (step S15), the function verified net list is released to a manufacturing section (step S17) and a test pattern is automatically generated by using the net list 15 by an ATPG tool (step S18).例文帳に追加

テスト合成により生成されたネットリスト１２と、静的タイミング解析によるタイミング検証済みのネットリストとのファンクション検証をおこない（ステップＳ１５）、ファンクション検証済みのネットリストを製造部門へリリースし（ステップＳ１７）、そのネットリスト１５を用いてＡＴＰＧツールによりテスト・パターンを自動生成する（ステップＳ１８）。 - 特許庁

Basic characteristic value of a cell when not taking the variation in characteristic values into consideration and the transistor dimension constituting the cell, for example, a variation coefficient of the cell characteristic value corresponding to gate width are read from a memory, and static timing analysis is performed to the LSI using the read variation coefficient and basic characteristic value.例文帳に追加

特性値のばらつきを考慮しない場合のセルの基本特性値と、セルを構成するトランジスタの寸法、例えばゲート幅に対応したセル特性値のばらつき係数とをメモリから読み出し、読み出したばらつき係数と基本特性値とを用いて、ＬＳＩに対する静的タイミング解析を実行する。 - 特許庁

To accurately and easily estimate in a short time the effects of a gate overhead of a clock synthesizing part and of power consumption generated in a circuit by automatically creating a CTS (clock tree synthesis) constraint file from clock definition information of STA (static timing analysis) regarding a clock synthesizing method, a semiconductor device and a program.例文帳に追加

本発明は、クロック合成方法、半導体装置及びプログラムに関し、ＳＴＡのクロック定義情報からＣＴＳ制約ファイルを自動生成することにより、短時間で、正確に、且つ、容易にクロック合成部分のゲートオーバーヘッドの影響と回路に生じる消費電力の影響を見積もることを可能とすることを目的とする。 - 特許庁

A re-convergence path detecting method includes (A) implementing a static timing analysis associated with a pair of a clock terminal and a register included in the design circuit and calculating a maximum and a minimum of clock delay from the clock terminal to the register, and (B) comparing the calculated maximum and minimum with each other to decide whether there is a re-convergence path between the clock terminal and register.例文帳に追加

再収斂パス検出方法は、（Ａ）設計回路に含まれるクロック端子とレジスタのペアに関して静的タイミング解析を実行し、クロック端子からレジスタへのクロック遅延の最小値及び最大値を算出することと、（Ｂ）算出された最小値と最大値とを比較することにより、クロック端子とレジスタとの間の再収斂パスの有無を判定することと、を含む。 - 特許庁

The method comprises a step of splitting a clock cycle of the integrated circuit chip into a plurality of periods, a step of splitting the integrated circuit chip into a plurality of cells, a step of performing a static timing analysis to make the plurality of cells to acquire electric wave data by cell and by period and a step of performing the electric power allocation by using the wave data.例文帳に追加

集積回路チップにおける電力分配を分析する本発明の方法は、集積回路チップのクロック・サイクルを複数の期間に分割するステップと、集積回路チップを複数のセルに分割するステップと、静的タイミング分析を実行して上記複数のセルがセルごと期間ごとに電流波形データを取得するようにするステップと、この電流波形データを用いて電力分配分析を実行するステップとを備えている。 - 特許庁