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CLOCK DATA ERRORとは 意味・読み方・使い方
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「CLOCK DATA ERROR」の部分一致の例文検索結果
該当件数 : 102件
An error rate measuring instrument 6 measures the error rate of the PRBS packet data clock 18.例文帳に追加
誤り率測定器６はＰＲＢＳパケットデータ・クロック１８の誤り率測定を行う。 - 特許庁
In a data readout device, a two-stage clock generation is implemented to generate a new clock from a system clock in order to absorb an error contained in the system clock itself.例文帳に追加
システムクロック自体に含まれる誤差を吸収するために、システムクロックから、新たなクロックを生成するために、２段階のクロックの生成を行う。 - 特許庁
A clock control part 3 stores normal data except error blocks even when hour data or minute data among time code signals becomes in error at the reception of standard radio waves and moves time data forward by an internal clock 6.例文帳に追加
時計制御部3は、標準電波受信時にタイムコード信号中の時データ或いは分データがエラーとなったときもエラーブロック以外の正常データを格納し、内部時計6によって時刻データを歩進させる。 - 特許庁
To provide a clock regenerating apparatus for regenerating a clock for data reception from received data that can quickly correct a phase error between the received data and a regenerated clock and correct the frequency of the regenerated clock corresponding to a clock of a transmitter side.例文帳に追加
受信データからデータ受信用のクロックを再生するクロック再生装置において、受信データと再生クロックとの位相誤差を速やかに補正でき、且つ、再生クロックの周波数を送信側のクロックに対応して補正できるようにする。 - 特許庁
To correct a phase error between the data and clock signals in a simple constitution by encoding each of plural data signals, having phases slightly different from the phase of an incoming data signal in accordance with leading or the trailing edge of a clock signal respectively.例文帳に追加
クロック信号とデータ信号とが並列に伝送される通信方式で、簡単な構成によりデータ信号とクロック信号との位相誤差を補正する。 - 特許庁
The torque instruction data is generated by adding speed error data, which a speed error detecting part 40 outputs according to a first reference clock and an FG signal, and phase error data, which a phase error detecting part 60 outputs according to a second reference clock and the FG signal in an adder circuit 80.例文帳に追加
トルク指令データは、第１の基準クロックとＦＧ信号とに応じて速度誤差検出部４０が出力する速度誤差データと第２の基準クロックとＦＧ信号とに応じて位相誤差検出部６０が出力する位相誤差データとが加算回路８０で加算されて生成される。 - 特許庁
Large volume of high frequency data and synchronized clock are transferred by LVDS (Low-Voltage Differential Signaling) to reduce the number of terminals, and wiring is performed so that the wiring of the data and wiring of the clock have approximately equal length, so as to eliminate a synchronous error of the data and clock.例文帳に追加
端子数を削減するために大容量な高周波データと同期クロックをＬＶＤＳにて転送、このデータとクロックの配線を略等長に配線することで、データとクロックの同期エラーをなくす。 - 特許庁
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「CLOCK DATA ERROR」の部分一致の例文検索結果
該当件数 : 102件
To provide a transmission apparatus and a burst error monitoring method capable of detecting occurrence of a burst error due to clock deterioration in a transmission signal and a data identification error so as to carry out a notice of a channel fault and a processing of channels switching.例文帳に追加
伝送信号のクロック劣化やデータ識別誤りによるバーストエラーの発生を検出でき、回線故障の通知や回線切替の処理が行えること。 - 特許庁
To suppress the occurrence of a reading and a writing error in a magnetic recorder due to the difference between a reference clock of a synchronizing signal and a clock of a data pattern.例文帳に追加
同期信号の基準クロックとデータパターンのクロックの差に起因する磁気記録装置における読み書きエラーの発生を抑制する。 - 特許庁
To provide a data rate conversion circuit capable of converting a data rate without being influenced by the timing of input and output clock signals and without generating an error in output data.例文帳に追加
入力側と出力側のクロック信号のタイミングに影響されず、出力データに誤りを生じないデータ速度変換回路を提供する。 - 特許庁
This clock reproducing device has a phase locked loop for receiving a transmitted data signal and generating an output clock signal, and a frequency detection circuit 10 for receiving output clock and reference clock and generating a frequency error signal, and adds the frequency error signal to the phase error signal of the phase locked loop when the frequency error signal is large.例文帳に追加
伝送されたデータ信号を受信し、出力クロック信号を生成する位相ロックループと、前記出力クロックおよび基準クロックをを受信し周波数誤差信号を生成する周波数検出回路１１０を有し、周波数誤差信号が大きい場合は前記位相ロックループの位相誤差信号に周波数誤差信号を加算する。 - 特許庁
To provide a recorder that can easily generate a synchronizing clock and does not cause increase in a data error rate after decoding.例文帳に追加
同期クロック生成が容易になり、復号後のデータ誤り率の増大を招かない記録装置を提供する。 - 特許庁
To provide a data processor for a card host easily solving an access error caused by propagation delay of a clock signal and data.例文帳に追加
クロック信号及びデータの伝播遅延に起因するアクセスエラーを解消することが容易なカードホスト用のデータプロセッサを提供する。 - 特許庁
To realize a PLL circuit that can reduce a phase error of a generated clock signal and decrease a bit error rate BER considerably at reproduction of data.例文帳に追加
生成したクロック信号の位相誤差を低減でき、データ再生におけるビット誤り率ＢＥＲを大幅に低減できるＰＬＬ回路を実現する。 - 特許庁
A data error during transfer can be prevented by synchronizing a data word TWB_DATA stored in the register element 20 with a clock signal SYS_CLK of the second clock input part 4.例文帳に追加
レジスタ素子２０に格納されるデータワードＴＷＢ＿ＤＡＴＡが第２クロック入力部４のクロック信号ＳＹＳ＿ＣＬＫに同期していることにより、転送中のデータエラーを防止できる。 - 特許庁
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