Fermi level pinningとは 意味・読み方・使い方

To remove fermi level pinning by suppressing the occurrence of dimer at the interface of high dielectric constant gate insulting film/polycrystal silicon using a process which easily fits in an existing manufacturing process, relating to a semiconductor device and its manufacturing method.例文帳に追加

半導体装置及びその製造方法に関し、高誘電率ゲート絶縁膜／多結晶シリコン界面におけるダイマーの発生を既存の製造工程になじみやすい工程により抑制して、フェルミレベルピンニングを除去する。 - 特許庁

To provide a method of reducing (avoiding) Fermi level pinning (FLP) in a high mobility semiconductor compound channel such as Ge and III-V compounds (e.g. GaAs or InGaAs) in a metal oxide semiconductor (MOS) device.例文帳に追加

金属酸化物半導体（ＭＯＳ）デバイス中の、ＧｅやＩＩＩ−Ｖ化合物（例えばＧａＡｓまたはＩｎＧａＡｓ）のような高移動度半導体化合物チャネル中の、フェルミレベルピンニング（ＦＬＰ）を低減（回避）する方法の提供。 - 特許庁

To provide a semiconductor device having a MOSFET (metal oxide semiconductor field effect transistor) in which the fermi level pinning effect does not cause high threshold voltage at interface poly-silicon (Poly-Si)/metal oxide.例文帳に追加

フェルミレベルのピンニングの効果が、ポリシリコン（Ｐｏｌｙ−Ｓｉ）／金属酸化物の界面で高い閾値電圧を招かないＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）を含む半導体デバイスの製造方法を提供する。 - 特許庁

The gate electrode 17 in the p-channel MIS transistor (Qp) is constituted of a Pt silicide film, where the ratio of Si atoms to Pt atoms is less than 1 (PtSi_x:x<1) in the vicinity of the region adjacent to the gate insulating film 5, and Fermi level pinning of the gate electrode 17 is suppressed.例文帳に追加

ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のゲート電極１７は、ゲート絶縁膜５と接する領域の近傍において、Ｐｔ原子に対するＳｉ原子の比が１未満（ＰｔＳｉ_x：ｘ＜１）のＰｔシリサイド膜で構成され、ゲート電極１７のフェルミレベルピニングが抑制されている。 - 特許庁

To obtain a desired work function by especially suppressing a reaction between a high dielectric constant material and a gate electrode material, which causes a fermi level pinning phenomenon, and to increase uniformity and yield in a CMOS transistor structure employing a full silicide gate or a metal gate.例文帳に追加

フルシリサイドゲート又はメタルゲートを用いたＣＭＯＳトランジスタ構造であって、特にフェルミ・レベル・ピニング現象の原因となる高誘電率材料とゲート電極材料との反応を抑制して所望の仕事関数を得られるようにし、且つ均一性及び歩留まりを高くできるようにする。 - 特許庁

In the insulated gate semiconductor device, an amorphous structured SiO_2 film 4 is interposed between a high dielectric film 3 containing Hf as its constituent element and a gate electrode 5 comprising polycrystal silicon or metallic silicide, and the film 4 can achieve structural relaxation of re-netwoking with the gate electrode 5 to a degree of not causing a level of producing the Fermi level pinning in a band gap of the gate electrode 5.例文帳に追加

Ｈｆを構成元素として含む高誘電体膜３と多結晶シリコンまたは金属シリサイドからなるゲート電極５との間に、ゲート電極５のバンドギャップ内にフェルミレベルピンニングを発生させる準位を発生させない程度にゲート電極５との再ネットワークの構造緩和ができるアモルファス構造のＳｉＯ_2 膜４を介在させる。 - 特許庁

To provide a semiconductor device with a MOS structure capable of solving problems such as fermi-level pinning, gate electrode depletion, and diffusion phenomena; and capable of appropriately adjusting (controlling) a threshold voltage by using a material suitable for respective gate electrodes of the MOS structure with different threshold voltages by a more simplified manufacturing process.例文帳に追加

本発明は、フェルミレベルピニング、ゲート電極空乏化、拡散現象等の各問題を解決することができ、より簡略化した製造プロセスにより、閾値電圧が異なるＭＯＳ構造のそれぞれのゲート電極に適した材料を採用して閾値電圧を適切に調整（制御）することができる、ＭＯＳ構造を有する半導体装置を提供する。 - 特許庁

To use a metal gate electrode to prevent depletion of majority carriers and Fermi level pinning which will occur in a gate electrode made by using polysilicon or silicide, and to easily form the metal gate electrode for an n-type MOSFET and for a p-type MOSFET separately by a simple process, in manufacturing a semiconductor device including the n-type MOSFET and the p-type MOSFET.例文帳に追加

半導体装置の製造方法に関し、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴを含む半導体装置を作製する場合、ポリシリコンもしくはシリサイドを用いたゲート電極で発生する空乏化やフェルミレベルピンニングを抑止する為、メタルゲート電極を用い、しかも、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴの各メタルゲート電極を簡単な工程で、且つ、容易に作り分けることを可能にする。 - 特許庁