bit alignmentとは 意味・読み方・使い方

A bit configuration of a test mat is reduced by enabling an access to a memory mat with the largest bit width unit in a valid bit width modifiable according to a designation from the outside by setting a data size alignment circuit in a direct peripheral circuit.例文帳に追加

データサイズアライメント回路を直接周辺回路に設け、外部からの指定に応じて変更可能な有効ビット幅における最大のビット幅単位でメモリマットをアクセス可能とすることで、検査マットのビット構成の低減化を達成する。 - 特許庁

To notify the presence of one group of pictures (GOP) by inserting into a bit stream a packet alignment flag (PAF) that is a particular codeword.例文帳に追加

特別の符号ワードであるパケット・アラインメント・フラグ（ＰＡＦ）がビットストリームの中に挿入されて、１画像グループ（ＧＯＰ）の存在を知らせる。 - 特許庁

Memory banks #0 to #3 (121 to 124) each regard 32-bit pixel data, i.e., structure data, as one word and retain the pixel data as alignment elements.例文帳に追加

メモリバンク＃０乃至＃３（１２１乃至１２４）の各々は、構造データである３２ビットの画素データを１ワードとして、この画素データを配列の要素として保持する。 - 特許庁

Silicon nitride films 5 and 10 are formed around a gate electrode 3 and a bit line 8 in order to define a position of a contact plug 13 in a self- alignment manner.例文帳に追加

コンタクトプラグ１３の位置を自己整合的に規定するために、ゲート電極２とビット線８の周りには、シリコン窒化膜５および１０が設けられる。 - 特許庁

To provide a fastening screwdriver provided with a screw alignment mechanism capable of retaining a screw on a tip of a bit and continuously fastening screws, and enabling to carry out automatic setting even under a rough screw attitude.例文帳に追加

ビスをビット先端に保持し連続締め付けを可能なビス整列機構備えると共に、ラフなビス姿勢でも自動セット可能とした締結ドライバを提供する。 - 特許庁

FLOATING GATE HAVING BURIED BIT LINE AND RAISED SOURCE LINE, SELF-ALIGNMENT METHOD FOR FORMING SEMICONDUCTOR MEMORY ARRAY OF MEMORY CELL, AND MEMORY ARRAY FORMED BY THAT METHOD例文帳に追加

埋め込みビット線および上昇されたソース線を持つ浮遊ゲート・メモリセルの半導体メモリ配列を形成するセルフアライメント方法及びその方法により製造されたメモリ配列 - 特許庁

To accelerate dynamic programming (DP) alignment processing by parallelization with one processor, utilizing bit parallelism of word operations in a computer, without imposing restrictions on the lead length.例文帳に追加

リード長に制限を設けずに、計算機のワード演算のビット並列性を利用して、動的計画法（DP法）によるアラインメント処理を１プロセッサで並列化し高速化する。 - 特許庁

The test pattern generating circuit controls the alignment transition in the optional pattern for temporarily stopping based on existence, position, and value of the care bit in the k bit specified by the data and the periodicity of the optional pattern with respect to the PRPG 2.例文帳に追加

テストパターン発生回路は、ＰＲＰＧ２に対し、データにより特定されるｋビット内におけるケアビットの有無、位置および値と、任意パターンの周期性とに基づいて、任意パターンにおける配列遷移を一時的に停止可能に制御する。 - 特許庁