BIT CLOCK SIGNAL REPRODUCING METHOD AND CIRCUIT例文帳に追加

ビットクロック信号再生方法および回路 - 特許庁

An N-bit counter counts a clock.例文帳に追加

Ｎビットカウンタ１でクロックがカウントされる。 - 特許庁

METHOD AND CIRCUIT FOR RECOVERING BIT CLOCK SIGNAL例文帳に追加

ビットクロック信号再生方法および回路 - 特許庁

A bit clock BCK has a positive edge for each bit of serial data DATA.例文帳に追加

ビットクロックＢＣＫは、シリアルデータＤＡＴＡのビットごとにポジティブエッジを有する。 - 特許庁

A resultant correlation output is input to a clock reproducing circuit, and a bit clock is reproduced.例文帳に追加

得られた相関出力をクロック再生回路に入力してビットクロックを再生する。 - 特許庁

This multiplier circuit 144 converts a bit clock to a decoder reference clock.例文帳に追加

この逓倍回路１４４は、ビットクロックをデコーダ基準クロックに変換する。 - 特許庁

A multiplication circuit 18 multiplies the bit clock BCK by N to generate a system clock PLLCK.例文帳に追加

逓倍回路１８は、ビットクロックＢＣＫをＮ逓倍してシステムクロックＰＬＬＣＫを生成する。 - 特許庁

BIT SYNCHRONIZATION CIRCUIT, POLYPHASE DATA-POLYPHASE CLOCK SIGNAL GENERATING CIRCUIT例文帳に追加

ビット同期回路および多相データ・多相クロック信号発生回路 - 特許庁

A shift register 12 receives serial data DATA and shifts one bit by one bit for every edge of the bit clock BCK.例文帳に追加

シフトレジスタ１２は、シリアルデータＤＡＴＡを受け、ビットクロックＢＣＫのエッジごとに１ビットずつシフトする。 - 特許庁

A bit position at the time of fetching each bit in one character based on the frequency-division clock CLKZ is decided by a bit position deciding part 5.例文帳に追加

この分周クロックＣＬＫＺに基づいた、１キャラクタにおける各ビットを取り込む際のビット位置をビット位置決定部５で決定する。 - 特許庁

The clock regulation portion regulates phase of the internal clock, according to the bit configuration information and generates a data output clock.例文帳に追加

クロック調節部はビット構成情報に応じて内部クロックの位相を調節してデータ出力クロックを発生する。 - 特許庁

A PLL 4 generates a clock pulse of multiplication of a clock pulse of the bit stream and outputs the clock pulse to a PWM (pulse width modulation) circuit 2.例文帳に追加

ＰＬＬ４はビットストリームのクロックパルスの逓倍のクロックパルスを生成し、ＰＷＭ（パルス幅変調）回路２へ出力する。 - 特許庁

Then the circuit 21 switches the operation clock by slowly changing the channel bit clock to the clock for recording with the time constant of the PLL circuit.例文帳に追加

そして、ＰＬＬ回路が有する時定数によりチャンネルビットクロックから記録用クロックへと緩やかに変化させて切り替える。 - 特許庁

The bit buffer 22 uses a clock same as the optimal clock provided to the identifier 21 as a write clock and uses a system clock of 1244.16 MHzk that is a system clock of the OLT, for reading.例文帳に追加

ビットバッファ２２は、識別器２１に供給される最適クロックと同一のクロックを書込みクロックとして用いて、読出しにはＯＬＴのシステムクロックである1244.16MHz kのシステムクロックを用いる。 - 特許庁

A corresponding digital bit to express an internal clock cycle is generated in response to each cycle of the internal clock and the digital bit is outputted to the emulation controller as output clock speed different from clock speed of the internal clock.例文帳に追加

内部クロックの各サイクルに応答して、内部クロックサイクルを表す、対応するデジタルビットが生成され、該デジタルビットは、内部クロックのクロック速度とは異なる出力クロック速度として、エミュレーションコントローラへ出力される。 - 特許庁

A data holding part 3 holds and outputs data of a plurality of the same patterns having phases different from each other by one bit or a half bit by the normal phase clock or the inverted clock selected by the clock selecting part 5.例文帳に追加

データ保持部３は、クロック選択部５で選択された正相クロック又は反転クロックにより、１ビット又は半ビットずつ位相の異なる複数の同じパターンのデータを保持出力する。 - 特許庁

In a clock regeneration method for regenerating clock signal of a receiver based on bit rate of a received data, a control value is generated based on bit rate of the received data, and a clock signal is outputted based on the control value.例文帳に追加

受信データのビットレートに基づき受信装置のクロック信号を再生するクロック再生方法において、受信データのビットレートに基づき制御値を作成し、制御値に基づきクロック信号を出力する。 - 特許庁

At a transmitting side device, a timing control portion 1-2 generates a flag bit timing signal of one clock period and a data bit timing signal with a period of two clock, and a transmission control portion 1-3 outputs a flag bit signal of bit string of "010" or "101" according to the flag bit timing signal and transmits a data bit according to the data bit timing signal.例文帳に追加

送信側装置では、タイミング制御部１−２で１クロック周期のフラグビットタイミング信号及び２クロック周期のデータビットタイミング信号を生成し、送信制御部１−３は、‘０１０’又は‘１０１’のビット配列のフラグビット信号をフラグビットタイミング信号に合わせて出力し、データビットをデータビットタイミング信号に合わせて送信する。 - 特許庁

A high-speed scrambler 106 performs a scrambling process on the data of the bit rate B, by using a clock corresponding to the bit rate B.例文帳に追加

高速スクランブラ１０６は、ビットレートＢのデータをビットレートＢに対応するクロックでスクランブル処理する。 - 特許庁

A first converter 10 converts the (m×n)-bit parallel data to m-bit parallel data Dp of a clock frequency f×n.例文帳に追加

第１変換部１０は、ｍ×ｎビットのパラレルデータを、クロック周波数ｆ×ｎ、ｍビットのパラレルデータＤｐに変換する。 - 特許庁

PREDICTION METHOD OF BIT RATE SYNCHRONIZING WITH TRANSMISSION BIT RATE, SYNCHRONOUS CLOCK FORMING METHOD, AND DATA RECEIVING DEVICE例文帳に追加

送信ビットレートに同期したビットレートの推定方法、同期クロック生成方法及びデータ受信装置 - 特許庁

Since each bit stream can be decoded by an independent synchronized signal, the bit streams with different STCs(System Time Clock) can be decoded simultaneously.例文帳に追加

独立した同期信号で各ビットストリームをデコードできるため、異なるＳＴＣを持ったビットストリームを同時にデコードできる。 - 特許庁

An n-bit (n: positive integer) multiplier shift register 4 holds an n-bit multiplier and shifts it to the LSB, bit by bit synchronously with a clock signal.例文帳に追加

ｎビット（ｎは正の整数）の乗数シフトレジスタ４はｎビットの乗数を保持しクロック信号に同期してＬＳＢへ１ビットづつシフトする。 - 特許庁

To provide a bit rate decision circuit that can decide a clock with a bit rate matched with a bit rate of a received signal and to provide a receiver and a repeater employing the bit rate decision circuit.例文帳に追加

受信信号のビット・レートに合致したビット・レートのクロックを決定することができるビット・レート決定回路と、該ビット・レート決定回路を適用する受信機及び中継器を提供する。 - 特許庁

The start bit sampling circuit measures a bit width of a start bit of the sync-field based on the edge detection signal and an internal clock signal, and generates an expected value signal indicating the measured bit width as the expected value.例文帳に追加

スタートビットサンプリング回路は、エッジ検出信号及び内部クロック信号に基づいてシンクフィールドのスタートビットのビット幅を計測し、計測されたビット幅を期待値として示す期待値信号を生成する。 - 特許庁

In the synchronizing circuit 10, inversion/non-inversion of a clock to be inputted in a bit string acquisition part 18 is switched based on a bit pattern of a bit string acquired by the bit string acquisition part 18.例文帳に追加

同期回路１０では、ビット列取得部１８で取得されたビット列のビットパターンに基づいて、ビット列取得部１８に入力されるクロックの反転／非反転が切り替えられる。 - 特許庁

As the Clock widget changes its border around quite a bit, this is most usefullyset to zero. -shape例文帳に追加

Clock ウィジェットは全ての境界を完全に変更してしまうため、0 に設定するのが最も実用的である。 - XFree86

A-bit input data inputted in synchronization with a clock by a PSC is synchronized with the serial clock and converted into serial data.例文帳に追加

ＰＳＣによりクロックに同期して入力されたＡビットの入力データを、シリアルクロックに同期してシリアルデータに変換する。 - 特許庁

The clock signal generator outputs a clock signal 11 of a frequency corresponding to the maximum bit rate per channel.例文帳に追加

クロック信号生成器は、チャンネル当たりの最大ビットレートに相当する周波数のクロック信号11を出力する。 - 特許庁

The master station 1 outputs a clock signal synchronized with each bit of data output to the data line Ld to the clock line Lk.例文帳に追加

マスタ局１は、データ線Ｌｄに出力するデータのビット毎に同期したクロック信号をクロック線Ｌｋに出力する。 - 特許庁

To provide a light clock extraction circuit that stably generates a light clock pulse train whose frequency is 1/integer as high as the bit rate of a light signal pulse train.例文帳に追加

光信号列からビットレートの整数分の１の周波数の短光クロックパルス列を抽出する。 - 特許庁

A clock signal from an oscillation circuit 75 is input into a 16 bit counter 76.例文帳に追加

発振回路７５からのクロック信号は、１６ビットカウンタ７６に入力される。 - 特許庁

WORD CLOCK GENERATOR TO SYNCHRONIZE WITH TIMING REFERENCE BIT STRING IN SERIAL DIGITAL SIGNAL例文帳に追加

シリアル・デジタル信号に内在するタイミング基準ビット列に同期するワード・クロック発生器 - 特許庁

BIT RATE ESTIMATION METHOD, CLOCK FREQUENCY ESTIMATION METHOD, AND DATA RECEIVING APPARATUS例文帳に追加

ビットレート推定方法、クロック周波数推定方法及びデータ受信装置 - 特許庁

Information bits are input to the encoding circuit 51 at (q) bit units at every 1 clock cycle.例文帳に追加

符号化回路５１に対しては、１クロックサイクル毎に情報ビットがqビット単位で入力される。 - 特許庁

Since the clock signal may have a rate identical to the bit rate, a lower rate can be employed as compared with a conventional case.例文帳に追加

クロック信号の速度はビットレートと同じで良く、従来例と比較して低速で済む。 - 特許庁

A bit clock BCK, etc., obtained based on the counted value includes the one synchronized with the signal MCS.例文帳に追加

カウント値に基づいて得られるビットクロックＢＣＫ等は、信号ＭＣＳに同期したものとなる。 - 特許庁

Then, propagation of the error bit is prohibited for subsequent clock cycles.例文帳に追加

次いで、後続のクロック・サイクルの間にこのエラー・ビットが伝播することが禁止される。 - 特許庁

A shifting unit 173 obtains a clock control volume, through a process of bit-shifting the multiplication value by the exponent.例文帳に追加

シフト部１７３は、乗算値をべき指数だけビットシフトさせてクロック制御量を求める。 - 特許庁

A DUTY measuring unit 32 measures a DUTY ratio of the clock signal from a LSB (Least Significant Bit) of the image data.例文帳に追加

DUTY計測部３２は、画像データのLSBから、クロック信号のDUTY比を計測する。 - 特許庁

To generate a bit clock synchronized with an input variety mirror encoded signal by a simple circuit arrangement.例文帳に追加

入力変形ミラー符号化信号に同期したビットクロックを簡単な回路構成で生成する。 - 特許庁

To transmit multi-bit data within one clock cycle through one signal line.例文帳に追加

多ビットのデータを１本の信号線を用いて１クロック内で複数ビットを伝送する。 - 特許庁

The circuit includes simpler circuit arrangement, compared with the conventional one for obtaining a bit clock using analog PLL (phase locked loop) circuit.例文帳に追加

アナログＰＬＬ回路を用いてビットクロックを得るものに比べて、簡単な回路構成となる。 - 特許庁

When the signal is not the bit synchronizing signal, the oscillation of the main clock 27 is stopped.例文帳に追加

ビット同期信号でない場合は、メインクロック２７の発振を停止する。 - 特許庁