bit line pairの意味・使い方・読み方

英和・和英辞典で「bit line pair」に一致する見出し語は見つかりませんでしたが、
下記にお探しの言葉があるかもしれません。

「bit line pair」の部分一致の例文検索結果

該当件数 : 185件

例文

A dummy bit line 33 is disposed between bit line pair 31, 32, after setting the bit line pair 31, 32 to a power source voltages and the dummy bit line 33 to a ground voltage, respectively, the bit line pair 31, 32 and the dummy bit line 33 are equalized.例文帳に追加

ビット線対３１，３２の間にダミービット線３３を設け、ビット線対３１，３２を電源電圧に、ダミービット線３３をグランド電圧にそれぞれ設定した後に、これらをイコライズする。 - 特許庁

The first bit line /BL0 and the third bit line BL0 form a first bit line pair, and the second bit line /BL1 and the fourth bit line BP1 form a second bit line pair.例文帳に追加

第１のビット線／ＢＬ０と第３のビット線ＢＬ０は第１のビット線対を成し、第２のビット線／ＢＬ１と第４のビット線ＢＬ１は第２のビット線対を成す。 - 特許庁

One of two bit lines constituting other pair of bit lines is arranged between two bit lines constituting the same pair of bit line.例文帳に追加

同一のビット線対を構成する２本のビット線の間には、他のビット線対を構成する２本のビット線のうちの１本が配置される。 - 特許庁

A bit line pair is selected so that one bit memory cell is connected to the bit pair according to the position of a selected memory cell.例文帳に追加

選択メモリセルの位置に応じてビット線対に１ビットのメモリセルが接続されるようにビット線対を選択する。 - 特許庁

When the semiconductor memory is accessed, if a corresponding bit line pair is a bit line pair connected to a memory cell to be accessed, each precharge circuit releases the precharing of the corresponding bit line pair, and continues the precharging of the corresponding bit line pair if the corresponding bit line pair is not a bit line connected to the memory cell to be accessed.例文帳に追加

各プリチャージ回路は、半導体メモリのアクセス時に、対応するビット線対がアクセス対象のメモリセルに接続されるビット線対である場合、対応するビット線対のプリチャージを解除し、対応するビット線対がアクセス対象のメモリセルに接続されるビット線対ではない場合、対応するビット線対のプリチャージを継続する。 - 特許庁

To realize a sense amplifier circuit reusing charge consumed at the time of amplifying a very small potential difference of bit line pair as charges of bit line pair precharges.例文帳に追加

ビット線対の微小電位差増幅時に消費する電荷をビット線対プリチャージの電荷として再利用するセンスアンプ回路を実現する。 - 特許庁

Namely, in the test mode, the odd-numbered bit line pair BL1, BL1B and the even-numbered bit line pair BL2, BL2B are made to differ in sensing point of time.例文帳に追加

すなわち、テストモード時は、奇数番目ビットライン対BL1,BL1Bと偶数番目ビットライン対BL2,BL2Bとでセンシング時点を変える。 - 特許庁

A sense amplifier circuit 401 and a sense amplifier circuit 411 are connected respectively to a bit line pair BL0 and inverse of BL0 and a bit line pair BL1 and inverse of BL1.例文帳に追加

ビット線対ＢＬ０及び／ＢＬ０にセンスアンプ４０１が、ビット線対ＢＬ１及び／ＢＬ１にセンスアンプ４１１が接続されている。 - 特許庁

HDSL(high bit rate DSL) can carry as much on a single wire of twisted-pair as can be carried on a T1 line in North America.発音を聞く例文帳に追加

HDSL(high bit rate DSL)は,単一のツイストペア線上で,北米のT1回線と同じだけ搬送ができる． - コンピューター用語辞典

A sense amplifier is provided in correspondence to each bit line pair.例文帳に追加

センスアンプは、各ビット線対に対応して設けられている。 - 特許庁

The bit lines of the pair of bit lines are connected to two different sense amplifiers, and the bit lines of the pair of bit lines are adjacent to a further bit line disposed between the bit lines of the pair of bit lines.例文帳に追加

上記それぞれのビット線対のビット線は、２つの異なるセンスアンプに接続されており、上記それぞれのビット線対のビット線は、上記それぞれのビット線対のビット線間に配列されたさらなるビット線に隣接している。 - 特許庁

A bit line being adjacent to a bit line to which a selection memory cell is connected is kept in a pre-charge state by pairs of bit lines (B1, /B1-B4, /B4), also, other bit lines are arranged between each pair of bit line.例文帳に追加

ビット線対（Ｂ１，／Ｂ１−Ｂ４，／Ｂ４）により、選択メモリセルが接続するビット線に隣接するビット線をプリチャージ状態に維持し、かつ各ビット線対の間には別のビット線のビット線を配置する。 - 特許庁

A second pair of bit lines GBL, and /GBL are arranged in accordance with the plurality of subarrays, receives signals from the first bit line pair and operates in a frequency lower than that of the first bit line pair.例文帳に追加

第２のビット線対GBL,/GBLは、複数のサブアレイに対応して配置され、第１のビット線対からの信号が供給され、第１のビット線対に比べて低い周波数で動作される - 特許庁

The normal operation precharge circuit connected to each bit line of the bit line pair, the inspection precharge circuit connected to one bit line of the bit line pair, and the inspection precharge circuit connected to the other bit line of the bit line pair are respectively activated by the same first activation signal, a second activation signal, and a third activation signal.例文帳に追加

ビット線対の各ビット線のそれぞれに接続された通常動作用プリチャージ回路は同一の第１の活性化信号で、ビット線対の一方のビット線に接続された検査用プリチャージ回路は第２の活性化信号で、ビット線対の他方のビット線に接続された検査用プリチャージ回路は第３の活性化信号でそれぞれ活性化される。 - 特許庁

Therefore, since a pair of read-data line RDL,/RDL and a pair of write-data line WDL,/WDL are not connected directly to a pair of bit line BL,/BL, the data signal of the pair of bit line BL,/BL is never destroyed by a noise caused in the pair of data line DL,/RDL; WDL,/WDL.例文帳に追加

したがって、リードデータ線対ＲＤＬ，／ＲＤＬおよびライトデータ線対ＷＤＬ，／ＷＤＬとビット線対ＢＬ，／ＢＬとは直接接続されないので、データ線対ＲＤＬ，／ＲＤＬ；ＷＤＬ，／ＷＤＬに生じたノイズによってビット線対ＢＬ，／ＢＬのデータ信号が破壊されることがない。 - 特許庁

The readout line OLCD for display is arranged between the bit line pair BS and /BS in a plane.例文帳に追加

平面視にて、ビット線対ＢＳ，／ＢＳの間に、表示用読み出し線ＯＬＣＤが配置される。 - 特許庁

This MRAM provided with a bit line pair 4/5, a word line 3 and the memory cell 2 is used.例文帳に追加

ビット線対４・５とワード線３とメモリセル２とを備えるＭＲＡＭを用いる。 - 特許庁

To one local input-output line pair LIO, a plurality of bit line pairs is commonly connected.例文帳に追加

１つのローカル入出力線対ＬＩＯには複数のビット線対が共通に接続される。 - 特許庁

A bit-line driving circuit 25a is arranged for each bit-line pair BLm, NBLm, and is configured to reduce one potential selected from those of the bit-line pair BLm, NBLm.例文帳に追加

ビット線駆動回路２５ａは、各ビット線対ＢＬｍ，ＮＢＬｍに配置されており、ビット線対ＢＬｍ，ＮＢＬｍのうち選択された一方の電位を低下させることが可能な構成を有している。 - 特許庁

Bit lines BL1 and BL2 constitute the same pair of bit lines, and the bit line BL2 acts as a complementary line /BL1 for the bit line BL1 at the time of data reading.例文帳に追加

ビット線ＢＬ１およびＢＬ２は同一のビット線対を構成し、ビット線ＢＬ２はデータ読出時において、ビット線ＢＬ１の相補線／ＢＬ１として動作する。 - 特許庁

An inverter 15 for adjusting a bit line potential level is provided in common for a plurality of pairs of bit line, and sets a potential level of bit line of one side and a potential level of a bit line of the other side out of each pair of bit line to a complementary level in an activation period of a reset signal.例文帳に追加

ビット線電位レベル調整用インバータ１５は、複数のビット線対に対して共通に設けられ、リセット信号の活性期間中において、各ビット線対のうちの一方のビット線の電位と他方のビット線の電位レベルを互いに相補レベルに設定する。 - 特許庁

A drain of the A port access transistor 4a is connected to any bit line of a bit line open type sense amplifier circuit 32, and a drain of the B port access transistor 4b is connected to any bit line out of the pair of bit line of the bit line folding type sense amplifier circuit 33.例文帳に追加

Ａポートアクセストランジスタ４ａのドレインはビット線開放型センスアンプ回路３２のいずれかのビット線に、Ｂポートアクセストランジスタ４ｂのドレインはビット線折り返し型センスアンプ回路３３のビット線対のうちのいずれかのビット線にそれぞれ接続する。 - 特許庁

The memory cell of a parity part is connected to a word line WL and a bit line pair RBLP for reading and a word line PWL and a bit line pair WBLP for writing.例文帳に追加

パリティ部のメモリセルは、ワード線ＷＬと読出し用ビット線対ＲＢＬＰとに接続され、ワード線ＰＷＬと書込み用ビット線対ＷＢＬＰとに接続される。 - 特許庁

To provide a semiconductor memory where a pair of bit line and a pair of input/output line can be connected with optimum timing.例文帳に追加

ビット線対とデータ入出力線対とを最適なタイミングで接続することのできる半導体記憶装置を提供する。 - 特許庁

This semiconductor memory is provided with a connection control circuit 100 for controlling connection between a pair of bit line and a pair of data input/output line.例文帳に追加

本発明による半導体記憶装置は、ビット線対とデータ入出力線対との接続を制御するための接続制御回路１００を備える。 - 特許庁

Thus, at the time of reading the data, since the time when a bit line pair is connected to an input-output line pair becomes longer and the voltage difference of the bit line pair is sufficiently transferred to the input-output line pair, data are read out correctly synchronously with the high-speed clock signal.例文帳に追加

従って、データ読み出し時に、ビット線対と入出力線対との接続される時間が長くなり、ビット線対の電圧差が入出力線対に十分に伝達されるので、高速なクロック信号に同期してデータを正確に読み出すことができる。 - 特許庁

Similarly, second and third switches are provided for switching between connection and nonconnection of the first bit line pair to a third bit line pair connected to a memory cell column belonging to a block 7c and a fourth bit line pair connected to a memory cell column belonging to a block 7d.例文帳に追加

同様に、第１のビット線対を、ブロック７ｃに属するメモリセル列に接続された第３のビット線対、及びブロック７ｄに属するメモリセル列に接続された第４のビット線対に夫々接続するか否かを切り換える第２及び第３のスイッチを設ける。 - 特許庁

A semiconductor memory 1000 comprises short-circuits 10, 11 for each pair of bit line.例文帳に追加

半導体記憶装置１０００は、ビット線対ごとに、ショート回路１０，１１を含む。 - 特許庁

A sensing operation is performed in the state of separating a bit line pair and the sense amplifier circuits.例文帳に追加

ビット線対とセンスアンプ回路とを分離した状態でセンス動作を行なわせる。 - 特許庁

Relation of potentials of signals transmitted in the pair of bit line BS, /BS are contrary each other.例文帳に追加

ビット線対ＢＳ，／ＢＳを伝送される信号の電位は相反する関係にある。 - 特許庁

Two cells 17 connected to the same bit line pair BL/XBL are simultaneously selected.例文帳に追加

そこで、同一のビット線対ＢＬ／ＸＢＬに接続される２つずつの１７が同時に選択される。 - 特許庁

During inspection, by activation of the second or third activation signal before a reading operation, one bit line and the other bit line of of the bit line pair are precharged to different precharge potentials.例文帳に追加

検査時において、読出し動作前に第２または第３の活性化信号の活性化によって、ビット線対の一方のビット線と他方のビット線とを互いに異なるプリチャージ電位までプリチャージする。 - 特許庁

The SOI sense amplifier 300 includes; a pair of input bit lines 311 and 312; a pair of output data lines 321 and 322; a pair of bit line transistors 361 and 362; a pair of data line pulldown transistors 341 and 342; and a pair of precharge circuits (333 and 334).例文帳に追加

ＳＯＩセンス増幅器３００は、一対の入力ビットライン３１１、３１２と、一対の出力データライン３２１、３２２と、一対のビットライントランジスタ３６１、３６２と、一対のデータラインプルダウントランジスタ３４１、３４２と、一対のプリチャージ回路（３３３、３３４）とを含む。 - 特許庁

The sense amplifier 600 includes; a pair of input bit lines 611 and 612; a pair of output data lines 621 and 622; a pair of bit line transistors 661 and 662; a pair of data line pulldown transistors 641 and 642; and a pair of first precharge circuits (635 and 636).例文帳に追加

センス増幅器６００は、一対の入力ビットライン６１１、６１２と、一対の出力データライン６２１、６２２と、一対のビットライントランジスタ６６１、６６２と、一対のデータラインプルダウントランジスタ６４１、６４２と、一対の第１のプリチャージ回路（６３５、６３６）とを含む。 - 特許庁

A transfer section 3A is prepared for connecting a data line CLi with a bit line BLi of a pair of bit lines corresponding to the data line CLi when writing and reading a memory block 1 and giving "L" to the bit line /BLi corresponding to the data line when data on the data line CLi is "H".例文帳に追加

メモリブロック１に対する読み書き時に、データ線ＣＬｉとこのデータ線ＣＬｉに対応するビット線対のビット線ＢＬｉの間を接続すると共に、データ線ＣＬｉ上のデータが“Ｈ”のときには、このデータ線に対応するビット線／ＢＬｉに“Ｌ”を与える転送部３Ａを設ける。 - 特許庁

On the basis of an inputted control signal, the read-out bit line switch replaces the read-out bit lines, which constitute the pair of read-out bit lines, with read-out bit auxiliary lines to the input of the sense amplifier.例文帳に追加

読み出しビット線スイッチは、入力される制御信号に基づいて、読み出しビット線対を構成する読み出しビット線と読み出しビット補線を、センスアンプの入力に対して入れ替える。 - 特許庁

When the data stored in the memory cell 212 is detected, the bit line pair connected to the sense amplifier 203 is precharged to a predetermined potential, and then one of the bit lines of the bit line pair is connected to the memory cell 212, and a potential of the other bit line is set to a reference potential by connection of the bit line to the potential generation part 25 to move charges.例文帳に追加

メモリセル２１２に記憶されるデータを検出するとき、センスアンプ２０３に接続されたビット線対は予め定めた電位にプリチャージされた後、ビット線対のいずれか一方のビット線がメモリセル２１２と接続される共に、他方のビット線の電位は、当該ビット線が電位生成部２５に接続されて電荷が移動しリファレンス電位となる。 - 特許庁

In the test mode, when the odd-numbered sensing pair have been sufficiently sensed, the sensing of the even-numbered bit line pair BL2, BL2B are performed.例文帳に追加

テストモード時は、奇数番目ビットライン対BL1,BL1Bが充分にセンシングされた時点で偶数番目ビットライン対BL2,BL2Bのセンシングが行われる。 - 特許庁

The memory cell has, further, a pair of access transistor coupling the memory cell selectively to a pair of complementary bit line.例文帳に追加

メモリセルは、さらに、１対の相補ビットラインにメモリセルを選択的に結合する１対のアクセス・トランジスタをさらに有する。 - 特許庁

When the bit line equalizing signal BLEQ is made a H level and the pair of bit line BL, /BL is equalized to a VBL level by an equalizing circuit 1, the signal lines S2N, S2P are driven to the VBL level through the pair of bit line BL, /BL.例文帳に追加

ビット線イコライズ信号ＢＬＥＱがＨレベルとなり、イコライズ回路１によりビット線対ＢＬ，／ＢＬがＶＢＬレベルにイコライズされると、ビット線対ＢＬ，／ＢＬを通じて、信号線Ｓ２Ｎ，Ｓ２ＰがＶＢＬレベルに駆動される。 - 特許庁

The pair of LBL/LBLB and the pair of GBL/GBLB have a layered bit line structure in which the pair of GBL/GBLB is formed in a conductor layer on an upper layer of the pair of LBL/LBLB, and are laid out in parallel, and the pair of GBL/GBLB crosses each other once or more.例文帳に追加

LBL、LBLB対およびGBL、GBLB対は、LBL、LBLB対の上層の配線層でGBL,GBLB対が構成された階層ビット線構造を有し、平行してレイアウトされており、GBL,GBLB対は１回以上交差している。 - 特許庁

The precharge circuit 121 precharges a bit line pair for selection readout RDT_i and RDB_i without precharging a bit line pair for non-selection readout RDT_j and RDB_j.例文帳に追加