path delay analysisとは 意味・読み方・使い方

A delay analysis method includes: a step of extracting, from a storage device, a delay value of a reconfiguration path used for controlling change in the circuit surface of a dynamic reconfigurable device; and a step of calculating the delay value of a data path in the circuit surface in consideration of the delay value of the reconfiguration path.例文帳に追加

遅延解析方法は、動的再構成デバイスの回路面の変更を制御するための再構成パスにおける遅延値を記憶装置から抽出するステップと、再構成パスの遅延値を考慮して回路面におけるデータパスの遅延値を算出するステップとを具備する。 - 特許庁

The delay analysis device 500 accepts the input of the timing analysis result of an analysis object circuit 300, and a detection part 502 detects a critical path from the input timing analysis result.例文帳に追加

遅延解析装置５００は、解析対象回路３００のタイミング解析結果の入力を受け付け、検出部５０２により、入力されたタイミング解析結果からクリティカルパスを検出する。 - 特許庁

The first analysis part 15 obtains a deviation calculation model for calculating a deviation between the measured value of the path delay and the predicted value on the basis of the feature values by the factors using the acquired measured value of the path delay, the predicted value of the path delay, and feature values by the factors.例文帳に追加

第１の解析部１５は，取得したパス遅延の実測値と，パス遅延の予測値と，要因ごとの特徴値とを用いて，要因ごとの特徴値からパス遅延の実測値と予測値とのずれを算出するずれ算出モデルを求める。 - 特許庁

Necessary information is inputted (S101), all cells are automatically arranged (S102), the initial outline wiring for the entire net is carried out (S103), the delay time of each path is calculated in a delay analysis process 104, and a critical path violating the delay constraint value of each path.例文帳に追加

必要な情報を入力し（Ｓ１０１）、全セルの自動配置を行い（Ｓ１０２）、全ネットの初期概略配線を実行し（Ｓ１０３）、遅延解析工程１０４で各パスの遅延時間を計算し、各パスの遅延制約値を違反するクリティカルパスを抽出する。 - 特許庁

To carry out an accurate timing analysis while taking into consideration variance in delay in a chip corresponding to the number of gate stages of a path.例文帳に追加

パスにおけるゲート段数に応じたディレイのチップ内ばらつきを考慮して正確なタイミング解析を実施できるようにする。 - 特許庁

A timing analysis step 106 uses the net list 101, a constraint file 102, a delay information file 103 and a path-specific delay factor file 105 set in the path-specific delay factor setting step 104 to execute a setup check and a hold check and thereby a timing analysis depending on path characteristics.例文帳に追加

次に、タイミング解析工程１０６では、ネットリスト１０１、制約ファイル１０２、遅延情報ファイル１０３と、パス別遅延係数設定工程１０４で設定されたパス別遅延係数ファイル１０５を用いてセットアップチェック、ホールドチェックを行うことより、パスの特徴に応じたタイミング解析を行う。 - 特許庁

To solve the problems that, in focusing only a path of the largest delay to improve a delay value, the delay of the other path is increased and a series of the flow including behavioral synthesis, delay analysis and operation level description improvement are not completed at all as a result, when coping with the delay after the behavioral synthesis in circuit design utilizing the operation composition.例文帳に追加

動作合成を利用する回路設計において、動作合成後に遅延不具合の対策を実施する場合、最も遅延不具合の度合いが大きい経路に対してのみ注力し、遅延値の改善を試みた場合、それ以外の経路の遅延不具合が悪化し、結果として、動作合成、遅延解析、動作レベル記述改善の一連のフローがまったく収束しなくなる。 - 特許庁

To ensure an accurate timing analysis by not applying a uniform delay factor but applying a delay factor depending on characteristics of each clock path, to branch clock lines.例文帳に追加

分岐後のクロックラインに対して、一律の遅延係数を適用するのではなく、各クロックパスの特徴に応じた遅延係数を適用することにより、正確なタイミング解析を行う。 - 特許庁