「path delay analysis」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Then, a mean delay distribution calculation part 503 calculates the mean delay distribution of the other paths other than the critical path among all paths in the analysis object circuit 300 based on the mean delay value of each critical path.例文帳に追加

そして、平均遅延分布算出部５０３により、各クリティカルパスの平均遅延値に基づいて、解析対象回路３００内の全パスのうちクリティカルパスを除く他のパスの平均遅延分布を算出する。 - 特許庁

A first analysis part 15 acquires a measured value of path delay obtained from a result of a delay test on a circuit to be tested from a path delay information storage part 120.例文帳に追加

第１の解析部１５は，パス遅延情報記憶部１２０から，テスト対象回路に対するディレイテストの結果から得られるパス遅延の実測値を取得する。 - 特許庁

A delay analysis method includes: a step of extracting, from a storage device, a delay value of a reconfiguration path used for controlling change in the circuit surface of a dynamic reconfigurable device; and a step of calculating the delay value of a data path in the circuit surface in consideration of the delay value of the reconfiguration path.例文帳に追加

遅延解析方法は、動的再構成デバイスの回路面の変更を制御するための再構成パスにおける遅延値を記憶装置から抽出するステップと、再構成パスの遅延値を考慮して回路面におけるデータパスの遅延値を算出するステップとを具備する。 - 特許庁

The delay analysis device 500 accepts the input of the timing analysis result of an analysis object circuit 300, and a detection part 502 detects a critical path from the input timing analysis result.例文帳に追加

遅延解析装置５００は、解析対象回路３００のタイミング解析結果の入力を受け付け、検出部５０２により、入力されたタイミング解析結果からクリティカルパスを検出する。 - 特許庁

The first analysis part 15 obtains a deviation calculation model for calculating a deviation between the measured value of the path delay and the predicted value on the basis of the feature values by the factors using the acquired measured value of the path delay, the predicted value of the path delay, and feature values by the factors.例文帳に追加

第１の解析部１５は，取得したパス遅延の実測値と，パス遅延の予測値と，要因ごとの特徴値とを用いて，要因ごとの特徴値からパス遅延の実測値と予測値とのずれを算出するずれ算出モデルを求める。 - 特許庁

Necessary information is inputted (S101), all cells are automatically arranged (S102), the initial outline wiring for the entire net is carried out (S103), the delay time of each path is calculated in a delay analysis process 104, and a critical path violating the delay constraint value of each path.例文帳に追加

必要な情報を入力し（Ｓ１０１）、全セルの自動配置を行い（Ｓ１０２）、全ネットの初期概略配線を実行し（Ｓ１０３）、遅延解析工程１０４で各パスの遅延時間を計算し、各パスの遅延制約値を違反するクリティカルパスを抽出する。 - 特許庁

To carry out an accurate timing analysis while taking into consideration variance in delay in a chip corresponding to the number of gate stages of a path.例文帳に追加

パスにおけるゲート段数に応じたディレイのチップ内ばらつきを考慮して正確なタイミング解析を実施できるようにする。 - 特許庁

A timing analysis step 106 uses the net list 101, a constraint file 102, a delay information file 103 and a path-specific delay factor file 105 set in the path-specific delay factor setting step 104 to execute a setup check and a hold check and thereby a timing analysis depending on path characteristics.例文帳に追加

次に、タイミング解析工程１０６では、ネットリスト１０１、制約ファイル１０２、遅延情報ファイル１０３と、パス別遅延係数設定工程１０４で設定されたパス別遅延係数ファイル１０５を用いてセットアップチェック、ホールドチェックを行うことより、パスの特徴に応じたタイミング解析を行う。 - 特許庁

To solve the problems that, in focusing only a path of the largest delay to improve a delay value, the delay of the other path is increased and a series of the flow including behavioral synthesis, delay analysis and operation level description improvement are not completed at all as a result, when coping with the delay after the behavioral synthesis in circuit design utilizing the operation composition.例文帳に追加

動作合成を利用する回路設計において、動作合成後に遅延不具合の対策を実施する場合、最も遅延不具合の度合いが大きい経路に対してのみ注力し、遅延値の改善を試みた場合、それ以外の経路の遅延不具合が悪化し、結果として、動作合成、遅延解析、動作レベル記述改善の一連のフローがまったく収束しなくなる。 - 特許庁

To ensure an accurate timing analysis by not applying a uniform delay factor but applying a delay factor depending on characteristics of each clock path, to branch clock lines.例文帳に追加

分岐後のクロックラインに対して、一律の遅延係数を適用するのではなく、各クロックパスの特徴に応じた遅延係数を適用することにより、正確なタイミング解析を行う。 - 特許庁

To provide a delay profile analysis circuit and device using the same in which a delay profile containing only transmission path characteristics can be generated by adaptively eliminating a noise component contained in a measured signal.例文帳に追加

被測定信号に含まれる雑音成分を適応的に除去し、伝送路特性のみが含まれる遅延プロファイルを生成可能な遅延プロファイル解析回路及びそれを用いた装置を提供する。 - 特許庁

Transient analysis is performed only for one path predetermined in a multi-input cell and calculated delay of cell is supplied to a differential correction processing part 7 by a transient analysis processing part 4.例文帳に追加

過渡解析処理部４は、多入力セルにおいて予め定められた１つのパスに対してのみ過渡解析を行い、算出したセル遅延を差分補正処理部７に供給する。 - 特許庁

The delay analysis equipment 500 executes critical path detection process by a detection part 503 when a timing analysis result (a timing list 400) is input by an input part 501.例文帳に追加

遅延解析装置５００は、入力部５０１により、タイミング解析結果（タイミングリスト４００）が入力された場合、検出部５０３により、クリティカルパス検出処理を実行する。 - 特許庁

To provide a delay analysis device for performing analysis by deleting a logically unopened false path, and for obtaining an analytic result whose correlation with reality is obtained.例文帳に追加

論理的に開かないフォールスパスを削除した解析を行うことができ、現実と相関が取れた解析結果を得ることができるディレイ解析装置を提供する。 - 特許庁

The first analysis part 15 acquires a predicted value of the path delay obtained through timing analysis on the circuit to be tested from a predicted value storage part 130.例文帳に追加

第１の解析部１５は，予測値記憶部１３０から，テスト対象回路に対するタイミング解析により得られるパス遅延の予測値を取得する。 - 特許庁

The timing analysis device calculates dispersion values for every logic cells referring to delay and its dispersion for every voltage values applied to a logic cell (S14), and performs analysis of delay of signal path of a semiconductor integrated circuit referring to the calculated dispersion values (S15).例文帳に追加

論理セルにかかる電圧値ごとの遅延およびその遅延のばらつき値を参照して、論理セルごとのばらつき値を算出し（Ｓ１４）、算出したばらつき値を参照して、半導体集積回路の信号パスの遅延の解析を行うようにした（Ｓ１５）。 - 特許庁

To prevent any surplus margin from being set at the time of executing timing analysis by setting a margin for the delay fluctuation of a data path and a clock path.例文帳に追加

データパスとクロックパスの遅延バラツキに対するマージンをとってタイミング解析を行う際に、過剰マージンが設定されないようにする。 - 特許庁

At first, a net list 101 is inputted, and the maximum and minimum values of delay coefficients corresponding to the characteristics of respective clock paths at a data transmission side FF and a data reception side FF are set by a path-categorized delay coefficient setting process 104, and a timing analysis process 106 is executed.例文帳に追加

まず、ネットリスト１０１を入力とし、パス別遅延係数設定工程１０４によりデータ送り側ＦＦとデータ受け側ＦＦのクロックパスにそれぞれのパスの特徴に応じた遅延係数の最大値と最小値を設定し、タイミング解析工程１０６を行う。 - 特許庁

Decay optimization 102, delay optimization state analysis 104, retrieval 107 of a block connected to a path which does not meet timing limitations, and delay optimization re-execution 108 of a block where timing limitations are reallotted are conducted resting on the above data.例文帳に追加

このデータに基づき、遅延最適化１０２、遅延最適化状況の分析１０４、タイミング制約を満たさないパスの接続先ブロックの検索１０７、タイミング制約の付け替えがあるブロックの遅延最適化の再実行１０８、の各処理に基づき構成される。 - 特許庁

Static timing analysis 7 uses delay models 3 prepared by the function blocks and wiring RC information 6 to extract the critical path at chip level by the CAD tool.例文帳に追加

スタティックタイミング解析７は機能ブロック単位に作成された遅延モデル３と配線ＲＣ情報６を使用し、ＣＡＤツールにてチップレベルでのクリティカルパスを抽出する。 - 特許庁

The representative value calculation unit calculates a representative value of slack representing a timing margin in a circuit path by inputting circuit data for the semiconductor integrated circuit and performing timing analysis based on the characterized delay library.例文帳に追加

代表値算出部は、半導体集積回路の回路データを入力し、キャラクタライズされた遅延ライブラリに基づいてタイミング解析して回路パスにおけるタイミング余裕を示すスラックの代表値を算出する。 - 特許庁

A noise component elimination part 20 of a delay profile analysis circuit 100-1 determines a modulation error ratio from a carrier symbol in which transmission path characteristics are equalized using an SP signal, estimates an S/N equivalent therewith and sets a threshold value.例文帳に追加

遅延プロファイル解析回路１００−１の雑音成分除去部２０が、ＳＰ信号を用いて伝送路特性を等化した後のキャリヤシンボルから変調誤差比を求め、これと等価のＳ／Ｎを推定し、しきい値を設定する。 - 特許庁

This device includes an RTL(register transfer level) timing analysis part 102 which analyzes the circuit description of RTL and detects a multi-cycle path candidate whose delay covering its start point through end point exceeds a clock cycle or not and a check part 103 which collates the multi-cycle path candidate with the multi-cycle path/false path that is designated for analyzing the gate level timing.例文帳に追加

ＲＴＬ（レジスタ・トランスファ・レベル）の回路記述を解析して、開始点から終了点までの遅延がクロック周期を越えているマルチサイクルパス候補を検出するＲＴＬタイミング解析部１０２と、マルチサイクルパス候補と、ゲートレベルのタイミング解析のために指定されるマルチサイクルパス指定・フォールスパス指定とを突き合わせて比較するチェック部１０３とを具備する。 - 特許庁

A re-convergence path detecting method includes (A) implementing a static timing analysis associated with a pair of a clock terminal and a register included in the design circuit and calculating a maximum and a minimum of clock delay from the clock terminal to the register, and (B) comparing the calculated maximum and minimum with each other to decide whether there is a re-convergence path between the clock terminal and register.例文帳に追加

再収斂パス検出方法は、（Ａ）設計回路に含まれるクロック端子とレジスタのペアに関して静的タイミング解析を実行し、クロック端子からレジスタへのクロック遅延の最小値及び最大値を算出することと、（Ｂ）算出された最小値と最大値とを比較することにより、クロック端子とレジスタとの間の再収斂パスの有無を判定することと、を含む。 - 特許庁