「"combinational circuit"」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A composite block in which the logics of a combinational circuit and a non-combinational circuit coexist is analyzed, and the logic of the non- combinational circuit is extracted (S102), and the extracted non-combinational circuit is replaced with the cell of an RTL library prepared in advance whose logic is the same as that of the extracted non-combinational circuit (S106).例文帳に追加

組み合わせ回路と非組み合わせ回路の論理が混在する複合ブロックを解析し、非組み合わせ回路の論理を抽出し（Ｓ１０２）、予め準備されているＲＴＬライブラリのセルであって抽出された非組み合わせ回路と論理が同一であるセルによって、抽出された非組み合わせ回路を置き換える（Ｓ１０６）。 - 特許庁

When the input signal to the combinational circuit C2 changes, since C5 and C6 make the back gate potential of a MOS transistor in the combinational circuit at the same potential as a source potential, the combinational circuit operates at a regular speed.例文帳に追加

組み合わせ回路Ｃ２への入力信号が変化している場合は、Ｃ５，Ｃ６が組み合わせ回路内のＭＯＳトランジスタのバックゲート電位をソース電位と同じ電位にするので、当該組み合わせ回路は通常のスピードで動作する。 - 特許庁

A change detection circuit C4 supervises the variance existence of an input signal to a combinational circuit C2.例文帳に追加

Ｃ４は、組み合わせ回路Ｃ２への入力信号が変化有無を監視している。 - 特許庁

The input/output directions and output logic of the combinational circuit can be thus analyzed.例文帳に追加

これにより、組合せ回路の入出力方向と出力論理を解析することが可能となる。 - 特許庁

Also, the design data of a combinational circuit 202 are copied to generate the design data of the combinational circuit 202 for the preliminarily set number of cycles n (n=2, 3, 4 and so on, n=3 in a figure 4).例文帳に追加

また、組み合わせ回路２０２の設計データを複写してあらかじめ設定されたサイクル数ｎ（ｎ＝２，３，４，…。図４では、ｎ＝３）分の組み合わせ回路２０２の設計データを生成する。 - 特許庁

To provide a technique for realizing a high speed combinational circuit including an S-Box and for simultaneously generating an RO-BDD prescribing the circuit structure of the combinational circuit.例文帳に追加

Ｓ−Ｂｏｘを含む高速な組合せ回路を実現すると共に、かかる組合せ回路の回路構造を規定するＲＯ−ＢＤＤを作成する手法を提供する。 - 特許庁

Hereby, the combinational circuit part 4 can be operated individually by propagating an individual signal at the test time, relative to the same signal linking to the combinational circuit part 4 at the ordinary operation time.例文帳に追加

これにより、通常の操作時には組合せ回路部４に繋がる同一信号に対して、テスト時には個別信号を伝播させて組合せ回路部４を個別に動作させることができるようになる。 - 特許庁

This power controlling device includes a clock generator module, a combinational circuit, and M controlling modules.例文帳に追加

前記電源制御装置はクロックジェネレータモジュールと、複合回路と、Ｍ個の制御モジュールとを有する。 - 特許庁

The combinational circuit is used for generating M controlling signals with different phases based on the clock signal.例文帳に追加

前記複合回路は前記クロック信号を基に、Ｍ個の異なる位相を有する制御信号の発生に用いられる。 - 特許庁

To fast map a combinational circuit to a selector base sell with a small amount of memory capacity.例文帳に追加

少ない記憶容量で、かつ、高速に、組み合わせ回路をセレクタベースセルにマッピングすることを実現する。 - 特許庁

These system and process localize an error site in combinational circuit packaging which is assumed to be non-equivalent to specifications.例文帳に追加

本発明のシステム及びプロセスは、仕様と非等価であることが示された組合せ回路実装におけるエラーサイトをローカライズする。 - 特許庁

To provide a device diagnostic system for detecting not only a combinational circuit but also the defective condition of inter-circuit signal wiring.例文帳に追加

組み合わせ回路だけでなく、回路間の信号配線の不良も検出することができるデバイス診断システムを提供する。 - 特許庁

On the other hand, when the input signal to the combinational circuit does not change, since C5 and C6 make the threshold of the MOS transistor in the combinational circuit of the operation higher than the time of a normal operation, though the speed of the operation is decreased, the leakage current is decreased.例文帳に追加

一方、組み合わせ回路への入力信号が変化しない場合は、Ｃ５，Ｃ６が組み合わせ回路内のＭＯＳトランジスタの動作閾値を通常動作時よりも高くするので、動作スピードを落ちるがリーク電流は少なくなる。 - 特許庁

A semiconductor integrated circuit includes an input side flip-flop 46; a combinational circuit 49, which is the multi-cycle path, having an input connected with the input-side flip-flop 46; an output-side flip-flop 48 connected to the output of the combinational circuit 49; and a delay test circuit 10.例文帳に追加

本発明による半導体集積回路は、入力側フリップフロップ４６と、入力側フリップフロップ４６に接続された入力を有する、マルチサイクルパスである組み合わせ回路４９と、組み合わせ回路４９の出力に接続された出力側フリップフロップ４８と、ディレイテスト回路１０とを具備する。 - 特許庁

To reduce the number of gates by reducing redundant inverters arranged in a logic circuit including a series path between a clock synchronization type sequential circuit and a combinational circuit.例文帳に追加

クロック同期型の順序回路と組み合わせ回路との直列パスを含む論理回路に配置された冗長なインバータを削減してゲート段数を低減する。 - 特許庁

In the master slice system semiconductor integrated circuit 1, a sequential circuit and a combinational circuit are arranged in an internal core region on a semiconductor chip 2 while the internal core region is partitioned into a plurality of local regions 3.例文帳に追加

開示されるマスタースライス方式の半導体集積回路１は、順序回路と組合せ回路とが半導体チップ２上の内部コア領域内に配置され、内部コア領域は複数のローカル領域３に分割されている。 - 特許庁

A matching part 1d sets a range in pre-correction circuit corresponding to a logic cone including a combinational circuit replaced from the FF.例文帳に追加

マッチング部１ｄは、ＦＦから置き換えられた組合せ回路を包含するロジックコーンに対応する修正前回路内の範囲をモデリング範囲とする。 - 特許庁

The creation processing means 2 creates the monitor description of the monitor of a combinational circuit by erasing description related with a register from created RTL description 4 of RTL.例文帳に追加

作成処理手段２は、作成されたＲＴＬのＲＴＬ記述４からレジスタに関する記述を削除した組み合わせ回路のモニタのモニタ記述を作成する。 - 特許庁

A structure analyzing means 104 analyzes the structure of a function description file 103, extracts a hardware macro, a combinational circuit, and a sequential circuit, and generates intermediate files for the respective circuits.例文帳に追加

構造解析手段１０４は、機能記述ファイル１０３を構造解析し、ハードマクロと組み合わせ回路と順序回路とを抽出し、各回路に対する中間ファイルを生成する。 - 特許庁

A pre-correction circuit modeling part 1e generates the modeled pre-correction circuit by replacing the FF included in the modeling range in the pre-correction circuit with the combinational circuit.例文帳に追加

修正前回路モデリング部１ｅは、修正前回路内のモデリング範囲に含まれるＦＦを組合せ回路に置き換えてモデリング済修正前回路を生成する。 - 特許庁

A post-correction circuit modeling section 1c generates a modeled post-correction circuit by replacing at least a part of FF(flip-flop) before and after the asynchronous section extracted by the asynchronous section extraction part 1b with a combinational circuit.例文帳に追加

修正後回路モデリング部１ｃは、非同期箇所抽出部１ｂで抽出した非同期箇所の前後のＦＦの少なくとも一部を組合せ回路に置き換えてモデリング済修正後回路を生成する。 - 特許庁

The input of the combinational circuit 35 is set by an FF 34, and its operating result is selected by a selector 32 to be output to the outside of a semiconductor integrated circuit 31 via a scan path, to which an FF 33 is connected.例文帳に追加

ＦＦ３４より組み合わせ回路３５の入力を設定し、その動作結果をセレクタ３２により選択してＦＦ３３が繋がるスキャンパスを経て半導体集積回路３１の外部に出力する。 - 特許庁

The semiconductor integrated circuit using a majority circuit includes: a plurality of first FFs (Flip Flops) connected to a combinational circuit; and a plurality of second FFs for receiving the same input signal as the first FFs to replicate the signal.例文帳に追加

多数決回路を使用した半導体集積回路が、組合せ回路に接続される複数の第１のＦＦ（Flip Flop）と、前記第１のＦＦと同じ入力信号を受け付けることで当該信号を複製する複数の第２のＦＦとを備える。 - 特許庁

Then, the design data of a plurality of combinational circuits 202 are serially connected from the design data of the pre-cell group 401, and the design data of a post-cell group 402 are connected to the post stage of the design data of the tail combinational circuit 202.例文帳に追加

そして、複数の組み合わせ回路２０２の設計データを前段のセル群４０１の設計データから直列に接続し、末尾の組み合わせ回路２０２の設計データの後段に後段のセル群４０２の設計データを連結する。 - 特許庁

To provide a scanning test circuit capable of easily improving a failure detection rate of a combinational circuit, and reducing the pattern length, while suppressing increase of a test circuit scale.例文帳に追加

テスト回路規模の増大を抑えながら、組合せ回路の故障検出率を容易に向上させ、かつパタン長を削減することができるスキャンテスト回路を提供する。 - 特許庁

A selector base circuit generating means generates a selector base circuit from a combinational circuit being a mapping object, and a controlling means stores the selector base circuit generated by the selector base circuit generating means in a selector base circuit storing means to manage the selector base circuit.例文帳に追加

セレクタベース回路生成手段は、マッピング対象である組み合わせ回路からセレクタベース回路を生成し、制御手段は、セレクタベース回路生成手段で生成されたセレクタベース回路をセレクタベース回路記憶手段に記憶・管理する。 - 特許庁

In a shift operation, a logic circuit 10 and a logic circuit 11 are inserted, in such a way that levels of output signals Q from a flip-flop 4 and a flip-flop 5 to be given to a combinational circuit 8 and a combined circuit 9, whose operation is not required are fixed to logic '0' or '1'.例文帳に追加

シフト動作時において、動作する必要のない組み合わせ回路８、９へ与えられるフリップフロップ４、５からの出力信号Ｑのレベルを論理「０」又は「１」に固定するように論理回路１０、１１を挿入する。 - 特許庁

Since the output from the ROM 11 can be controlled by the input signal to the combinational circuit 17, the contents of the memory such as the ROM 11 cannot be easily read out from the outside, and the contents of the memory can be prevented from fraudulently copied.例文帳に追加

組み合わせ回路１７への入力信号によってＲＯＭ１１からの出力を制御することができるので、外部からＲＯＭ１１などのメモリの内容を容易に読み出すことができず、メモリの内容の不正コピーを防ぐことができる。 - 特許庁

When the test selection signal S2 for selecting a selection signal S1 for ordinary operation is inputted into the test selection circuit part 7, an ordinary signal at the ordinary operation time inputted from the combinational circuit part 2 is supplied to the data selection circuit part 3.例文帳に追加

また、通常動作用選択信号Ｓ１を選択するテスト用選択信号Ｓ２をテスト用選択回路部７へ入力すれば、組合せ回路部２から入力される通常動作時の通常信号がデータ選択回路部３へ供給される。 - 特許庁

At the time of designing an RTL circuit from an operation description, the paths of a circuit corresponding to the data dependent branch of CDFG are generated and the false path not to be entirely active composed of only a combinational circuit is detected from generated data paths.例文帳に追加

動作記述からＲＴＬ回路を設計する際に、ＣＤＦＧのデータ依存枝に対応した回路のパスを生成し、生成されたデータパスから、組合せ回路のみからなる、全体がアクティブにならないｆａｌｓｅパスを検出する。 - 特許庁

To provide a circuit and a method for scan test, wherein a circuit scale is reduced, as compared with that in a conventional inspection and the test time can be shortened when a combinational circuit is inspected by using the scan test.例文帳に追加

スキャンテストを用いて組み合わせ回路の検査を実行する場合において、従来の検査に比べて回路規模を縮小するとともに、テスト時間を短縮することができるスキャンテスト回路、およびスキャンテスト方法を提供することを目的とする。 - 特許庁

Thereby, the inspection of the combinational circuit by using the scan test can be executed by reducing the circuit scale, as compared with that in the conventional inspection, the number of stages of a scan chain is reduced because the FFs are deleted, and the test time can be reduced.例文帳に追加

このことにより、スキャンテストを用いた組み合わせ回路の検査を、従来の検査に比べて回路規模を縮小して実行することができるとともに、ＦＦが削除されることによりスキャンチェーンの段数が低減するためテスト時間を削減することができる。 - 特許庁

The input side of combinational circuits 11 and 12 is provided with flip flop (SFF) 21 and 23 for scan diagnosis for diagnosing the operation of each combinational circuit 11 and 12 by performing timing adjustment for a normal operation, and forming a scan path for device diagnosis, and when there is signal wiring 13 having an inter-layer connection part, the input side of signal wiring 13 is also provided with an SFF 22.例文帳に追加

組み合わせ回路１１，１２の入力側に、通常動作時にはタイミング調整を行い、デバイス診断時にはスキャンパスを形成して各組み合わせ回路１１，１２の動作を診断するためのスキャン診断用フリップフロップ（ＳＦＦ）２１，２３を設けると共に、層間接続部を有する信号配線１３があれば、この信号配線１３の入力側にもＳＦＦ２２を設ける。 - 特許庁

In the semiconductor operating speed guaranteeing circuit 10 provided in an LSI 13, an operating speed guaranteeing mode selector 11 sets a measuring mode and an operating speed guaranteeing state input circuit 12 generates input data to an input selector 13 to set operations of registers 5, 6 including a combinational circuit 4 in the LSI 3 to a most critical state by using a speed measuring special purpose test vector 1 and an LSI tester 2.例文帳に追加

ＬＳＩ３に設けられた半導体動作速度保証回路１０においては、速度測定専用テストベクタ１とＬＳＩテスタ２を用いることにより、ＬＳＩ３内の組み合わせ回路４を含むレジスタ５、６間の動作をもっともクリティカルな状態に設定するために、入力セレクタ１３に対し、動作速度保証モード選択回路１１が測定モードを設定し、動作速度保証状態入力回路１２が入力データを生成する。 - 特許庁